ISE 10.1提供其他Tcl命令

出处:zkfz 发布于:2008-09-16 13:44:55

  除了上一节中介绍的Tcl的脚本管理功能之外,通过ISE 10.x工具的Tcl Shell还可以执行几乎所有的综合、布局布线、仿真,以及参数和设计环境设置等操作。以下介绍一些主要命令。
 
  1.工程管理类(project)
  该类命令的第1个关键字为“project”°

  (1)project new <proect_name>:创建一个新的工程。

  (2)project archive<archive name>:归档整理工程设置工程项目。

  (3)project clean:清除工程中所创建的设计文件和中间结果。

  (4)project close:关闭该工程。

  (5)project get <property_name>:获得工程中的某些信息,例如project get package表示了解工程所使用器件的封装形式。

  (6)project open<project_/filename>:打开一个工程文件。

  (7)project save_as <project_filename>:保护工程文件。

  (8)project set <property_name><property_value>:用来设置设计的参数和属性值。
 
  2.参数设置类
  所有的参数名称需要用引号来定义,需要通过set命令来调用。例如,project set“powarreducation”true。这些参数如下。

  (1)“Optimization Goal”{Speed|Area}:优化目标,可选择速度或面积优化策略。

  (2)“Perform Timing-Driven Packing and Placement”{True|False}:时序驱动的布局设置。

  (3)“Map Effort Level“{ Standard Medium|High}:映射的努力设置。

  (4)“Use SmartGuide”{True|False}为对当前的设计工程激活或关闭SmartGuide优化策略。

  (5)“Pack I/O Registers/Latches into IOBs”{“For Inputs and Outputs”|“For Inputs Only”|
“For Outputs Only”|“Off”}:是否将寄存器放入IOB中。
 
  (6)“Power Reduction”{True|False}:是否选择功耗优化。
 
  (7)“Place&Route Effort Level(Overall)”{ Standt涮|Medium|High}布局布线努力程度设置。
 
  (8)“Generate Post-Place&Route Static Timing Report'’{True|False}:是否生成布局布线后的时序。
 
  (9)“Generate Post-Place & Route Simulation Model”{True False}是否生成布局布线后的仿真模型。
 
  (10)“Combinatorial Logic Optimization”(True|False}:是否需要组合逻辑优化策略。
 
  (11)“Global Optimization”{True|False}:全局优化控制。
 
  (12)“Retiming”{True False}时序再优化策略选择。
 
  (13)“Register Duplication”{True/ False}:是否选择寄存器复制。
 
  3.执行和实现命令(process)
 
  这些命令的个关键字为process。
  
  process run<process_goal>[-instance<instance_name>][-force rerun|rerun all]:例如process run“Implement Design”将完成从综合到时序分析。
 
   4.时序分析类命令(timing_analysls)
 
  该命令的个关键字为timing_analysis。
 
  (1) timing_analysis disable_constraints<analysis_name> <timing_constraint_specs>:禁止使用约束。
 
  (2)timing_analysis run<analysis_name>:运行时序分析程序。
 
  (3) timing_analysis set constraint<analysis_name><constraint type)(constraint_details>:约束设置。
 
  (4)timing_analysis_show_settings<analysis_name>:观察时序分析的参数设置。
 
   5.文件管理(xfile)
 
  用于删除及添加等操作。
 
  (1)xfile add<file name>[-copy][-lib_vhdl<library_name>]: 添加HDL源文件。
 
  (2)xfile get<file name>{name|timestamp lib_vhdl):获取文件的信息。
 
  (3 )xfile remove<file_name):从工程中移去一个源文件。

   


  

版权与免责声明

凡本网注明“出处:维库电子市场网”的所有作品,版权均属于维库电子市场网,转载请必须注明维库电子市场网,https://www.dzsc.com,违反者本网将追究相关法律责任。

本网转载并注明自其它出处的作品,目的在于传递更多信息,并不代表本网赞同其观点或证实其内容的真实性,不承担此类作品侵权行为的直接责任及连带责任。其他媒体、网站或个人从本网转载时,必须保留本网注明的作品出处,并自负版权等法律责任。

如涉及作品内容、版权等问题,请在作品发表之日起一周内与本网联系,否则视为放弃相关权利。

广告
上传BOM文件: BOM文件
*公司名:
*联系人:
*手机号码:
QQ:
应用领域:

有效期:
OEM清单文件: OEM清单文件
*公司名:
*联系人:
*手机号码:
QQ:
有效期:

扫码下载APP,
一键连接广大的电子世界。

在线人工客服

买家服务:
卖家服务:

0571-85317607

客服在线时间周一至周五
9:00-17:30

关注官方微信号,
第一时间获取资讯。

建议反馈

联系人:

联系方式:

按住滑块,拖拽到最右边
>>
感谢您向阿库提出的宝贵意见,您的参与是维库提升服务的动力!意见一经采纳,将有感恩红包奉上哦!