可编程定时器 定时解决方案

赛普拉斯定时技术部主管Ian Chen

如今，通信、计算和先进消费型系统中的复杂设计越来越容易受到时刻的设计变更、性能要求的不断攀升以及相关标准演进的影响。设计师必须保持灵活性，以便能够将关键元件的选择推迟到开发过程的后期来进行。

在关键逻辑器件的可编程性会影响到产品面市目标实现的众多高端应用中，高性能复杂可编程逻辑器件（CPLD）正在逐步取代定制ASIC。然而，在可编程逻辑器件领域，CPLD的运行速度常常要比定制逻辑器件慢，而且价格也高得多。

第二个关键的设计决策方面是基准定时信号（时钟）的生成和分配。在大多数复杂设计中，定时拓扑结构是需要早做出的架构决策之一。通过采用一项专有的非易失性CMOS工艺，Cypress已经向客户提供了成本与定制硅片定时发生器相同或更低的可编程定时发生器。Cypress提供的可编程时钟系列使设计师能够对一项特定设计的性能实施优化并仍允许在时刻进行变更。

定时发生器

定时发生器植根于锁相环（PLL）技术。PLL的是一个相位-频率检测器。一个PLL具有两个输入：即一个基准输入和一个反馈输入。相位-频率检测器用于识别基准输入和反馈输入之间的相位和频率差异，并指示压控振荡器（VCO）对这种差异进行补偿以维持一个稳定状态。[见下面的公式]

Fout = P/Q Fin

通过选择分压器P和Q的合适数值，一个PLL能够根据其输入产生众多的输出频率。而且，通过挑选位于分压器之后的元件的不同数值（R1、R2 …），设计师可以生成一组相关的输出频率。例如，如果Fin为10MHz，P为20，Q为3，则振荡器的输出频率为66.67MHz。当R1 = 1、R2 = 2且R3 = 3时，通过配置可使定时发生器由一个10MHz输入产生66.67MHz、33.33MHz和22.2MHz的定时信号。

可编程定时发生器

如果把P、Q和R的数值存储在非易失性存储器（比如EPROM）中，则可对一个定时发生器进行现场编程，以便根据任何可获得的输入对期望的输出频率进行合成。这是可编程定时发生器的一个关键优势。

然而，除了采用非易失性寄存器的PLL之外，还有三个用于使可编程定时发生器成为一个革命性和实用性的重要基础：

·程序设计软件
·程序设计支持基础结构
·成本效益型非易失性工艺

程序设计软件

先前援引的实例--由10MHz输入生成一个66MHz信号是一种简化的情形。期望输出频率与潜在输入信号之间的关系通常没有那么明晰。当工程师们拥有许多可用作一个可编程定时发生器的输入且频率各不相同的定时信号时，程序设计软件将使他们能够迅速地对不同的输入和输出规格进行全面试用。

CyClocks 是一种Windows应用程序，它能够将用户规定的输入和输出频率作为输入来接受，以生成一种工程师们可以的定时器件配置。该处理过程--确定频率要求、全面测试各种可选方案并按照一种用户配置来制造工作器件--一般只需不到30分钟的时间。

程序设计支持基础结构

一旦CyClocks软件生成一个配置元件，它就必需立即被装入可编程定时器件。Arrow公司及其他性分销商已经在赛普拉斯的客户实施该产品开发的过程中对其提供支持。借助Arrow公司设在各个站点上的<xx>程序设计中心，客户能够在自己的实验室里对可编程定时器件进行配置、验证其功能、将配置数据传送至程序设计中心并为它在世界任何地方的生产设备订购预编程器件。

在实验室里，CyClocks软件可与通用的EPROM程序编制器（如由BP Micro公司提供的产品）一道使用。Cypress公司还提供能与我们的程序设计定时产品一起使用的廉价专有程序编制器。

成本效益型非易失性工艺

Cypress已研制出其主流CMOS工艺的派生工艺，对采用数量有限的非易失性存储器保存数据提供支持。通过利用CMOS工艺的规模经济效益，在产量相当的情况下，可编程定时发生器在成本指标上能够与全定制定时发生器相媲美甚至更胜一筹。

可供选择的可编程定时发生器系列

Cypress公司已开发出了一个庞大的可编程定时发生器产品库。该系列中的一些器件只包含一个PLL，而其他的则可在一个器件中由同一个输入来提供多种频率。该系列中的器件还支持不同的输出信号传输标准、工作频率以及输出的数目。有的器件还允许设计师简单地通过控制为数不多的几个片上寄存器的方法来改变输出频率。

在过去的五年里，可编程定时发生器已经在计算机、打印机、网络路由器和交换器、视频游戏机、调制解调器、DVD播放机以及数码相机中得到了广泛应用。它们在某些场合已经成为保证项目按计划执行的关键，并在所有的场合为使系统设计师的工作变得更加轻松提供了新的选择方案。定时发生器中的灵活性已成为设计工程师工作中不可或缺的便利条件。