对DFM选手过筛

出处：debugme 发布于：2007-06-18 14:46:47

每月都会冒出新的DFM工具公司，很难为65 nm工艺做出选择。但在65nm工艺节点方面的三家代工厂已经代你做了一些选择工作。
　　要点
　　晶圆厂现在为 DFM（面向制造的设计）工具厂商提供不同等级的工艺数据和光刻数据。
　　根据 Gartner ，TSMC（台积电半导体）、UMC（联华）、Chartered、IBM 和Samsung(三星)公司 2005 年度的晶圆收益为 135 亿美元。
　　根据 Gartner ，整个晶圆业的总收益为 184 亿美元。
　　如果你购买了晶圆厂推荐的 DFM 工具，至少要比购买传统工具多支付 100 万美元。
　　当设计转向 65 nm 节点时，基于规则的光刻仿真与分析正在让位于基于模型的方法。

　　DFM 是表示“面向制造的设计”还是“面向市场的设计”？自从数年前提出这个名词以来，这是很多 EDA 业观察家一直在问的问题。在 0.13mm节点，光刻设备无法清楚地印出某些半导体的正片，EDA 供应商（如 Numberical Technologies 和 OPC Technologies

）便用 OPC（光学近似校正）工具进行挽救。当设计工艺继续缩小到90 nm和65 nm时，光刻、掩膜制作以及晶圆都更加依赖于EDA供应商的创造和对设计工具的修改，才能保证芯片的制造。晶圆厂甚至要转向EDA工具来帮助提高成品率，而这曾经是晶圆厂的任务，也是的卖点。
　　过去四年来，EDA 业的收入一直保持在稳定的 40 亿美元，它已经把 DFM 看作一种很有希望的收益增长途径。不久前，这一看法又得到了有力地确认，三家采用 65 nm 工艺的代工厂都在自己的参考流程中增加了一些 DFM 技术，它们是 TSMC（台积电）、UMC（联华微电子公司）和 CIS（Chartered/IBM/Samsung）联盟。这样一来，便将提高晶圆质量和产量的更多责任放在了设计者肩上。
　　幸好，不少 EDA 供应商都愿意为您提供 DFM 工具。事实上，每月似乎要涌现至少一家新兴 DFM 公司，并向全世界宣称拥有重要的技术。同时，有些老公司也采用对既有技术做少许修改的方法（但多数公司只是改动一下自己的营销口号），然后神奇地摇身变成 DFM 供应商。而 EDA 巨头们（Cadence、Synopsys、Mentor 和 Magma）则努力在已有的流程中增加 DFM 技术和功能，并重新划分成 DFM 类工具，其中大多数来自物理设计、物理验证、面向测试的设计以及 TCAD（计算机辅助设计技术）系列。
　　六月份，研究公司 Gartner DataqueST 认定了 16 家 DFM 公司提供的工具，布局工程师会用到这些工具。这些公司是：Anchor Semiconductor、Aprio Technologies、Blaze DFM、Brion Technologies、Cadence、ChipMD、Clear Shape Technologies、Ponte Solutions、Magma Design Automation、Mentor Graphics、Nanno Solutions、Nannor Technologies、Predictions Software、Sigma-C、Synopsys 和 Xyalis。这个名单中并不包括统计时序（statistical-timing）工具的厂商，但它应当包含其中（见附文“统计时序将成为 DFM”）。EDA 市场的 DFM 区段已经变得相当大，现在存在着多个 DFM 的子类别。
　　综合以上情况，你也许想了解实现 65 nm 的设计需要购买哪些工具。简单的回答是需要多种工具。
　　多数 IDM（集成设备制造商）并不公开 DFM 公司正在使用的技术或者他们自己建立的技术。但有一个对 DFM 去粗取精的方法，那就是要了解代工厂称你需要何种工具才能获得 65 nm 硅片的性能。到发文时止，四家代工厂中有三家都会推出自己的 65 nm 参考流程，它们是：位的台积电(TSMC)、第二位的联华(UMC)和第四位的 CIS 联盟。而第三位的 SMIC 正在致力于自己 90 nm 工艺的起动和运行，但毫无疑问，它很快就会采用 65 nm 技术。
　　2005年，TSMC、UMC、Charteded、IBM和三星(Samsung)公司的晶圆总收益达135亿美元。而根据Gartner的数据，整个晶圆业的收益为184亿美元。如果这个趋势持续下去，五家晶圆厂将会占据绝大多数65nm IC的产能。这些代工厂中没有一家称需要购买DFM工具才能实现65nm硅片。他们表示，你可以使用自己的90nm工具流，

但都强烈建议说，如果你希望快速获得他们65nm工艺的好处，就要购买“推荐”的DFM工具。

　　工艺数据是重点

　　几年前，代工厂都不希望与 EDA 供应商分享自己敏感的数据，如缺陷密度、良品数据以及光刻模型等，尤其是新兴公司，它们害怕这些数据终会落入竞争对手手里。TSMC、UMC 和 CIS 联盟代工厂则很希望将这些数据交给 EDA 供应商，只是公开和保护的程度在不断变化。
　　两年前，TSMC 的设计服务营销总监 Ed Wan 称，TSMC 认为与 EDA 供应商共享数据是 65 nm 硅片和 EDA-DFM 工具开发的成功关键。今年，TSMC 公布了自己的 DDK（DFM 数据包）和 DUF（DFM 统一格式），它们包装了用于 LPC（光刻工艺检查）、CMP（化学-机械-抛光）分析和 CAA（关键区域分析）的数据。这种通用格式的设计可以使 TSMC 与已有 EDA 供应商密切合作，并且也能为 EDA 市场中的新兴工具供应商提供可靠的数据，使它们的工具遵从 TSMC 的 65 nm 流程。
　　UMC 没有自己的通用数据格式，但它为 EDA 供应商和选

定的客户提供良品数据。UMC 系统与架构支持部门的 SoC 架构师 Patrick Lin 表示：“我们并不使用良品率，我们提供的是相对良品信息。并且我们也不会提供直接数据，它们都是经过加密的。有些工具公司并不需要光刻模型，但如果他们需要，我们就会作加密。我们并不像其它公司那样把格式看成是一个重要问题。”他说，“我们的目标只是为客户准备可用的工具。为客户提供解决方案很重要，而提供一种数据格式则不然。如果整个行业都把目标对准一种标准格式，那么我们也会参与。”
　　CIS 联盟的创建者们组成了一个集团，保证三家公司有相似的 65 nm 代工厂，因此能按相同工艺规则和数据格式进行制造。该联盟已经建立出一些可用的模型套件，其中包含了采用加密格式的敏感代工数据。这些基于模型工具套件中的代工数据用于 CAA、形状仿真和 CMP 仿真。

　　推荐的工具

　　在建立自己的 65 nm 流程时，TSMC、UMC 和 CIS 联盟都在与四大 EDA 厂商（Cadence、Synopsys、Mentor 和 Magma）紧密合作，以确保这四家公司不仅有 DFM 单点工具，也能将自己的流程与新工艺同步。但是，与三家代工厂合作的单点工具公司则各不相同。一般来说，UMC能与客户希望的任何单点工具供应商合作。TSMC 过去几年开发了一个用于 65 nm 的参考流程，描述了 Cadence、Synopsys 或 Magma 流程如何与 TSMC 的结合。TSMC 的参考流程亦包含了一些小型公司的工具，用于三家 EDA 供应商的流程不能提供 TSMC 推荐的功能。今年，TSMC 还建立了一个 DFM 依从项目，它向一些新兴公司提供自己的 DDK文件，使他们能够开发出未来的 DFM 技术。由于其采用通用的代工厂格式，CIS 联盟对现有的商用 EDA 工具作了大量评估，并强烈建议自己的客户采用推荐的供应商名单。在 16 家可选的独立 EDA 供应商中，所有三家代工厂都已经评估了各种商用 DFM 工具，试图为客户形成自己的 DFM 流。

　　TSMC 参考流程

　　TSMC 每年都会发布一个新的参考流程，帮助用户获得更好的设计思路，以及获得对某个给定节点设计所需的工具。上个月在旧金山召开的“设计自动化研讨会”上，TSMC 公布了参考流程 7.0，用户将能够使用来自 Cadence、Synopsys 以及今年新加入的 Magma 的流程，设计出面向 TSMC 代工厂的 65 nm IC（图 1）。过去几年来，参考流程中包括了 DFM 和低功耗工具。但今年，TSMC 还建议用户购买 SSTA（统计静态时序分析）工具，它可以看作是 DFM 的一个子类。

　　据 Wan 讲，几年来，TSMC 一直在促使大型供应商确保自己的工具能支持自己的 65 nm 工艺。他说，现在 Cadence、Synopsys 和 Magma 都已有了 DFM 流程，因此，如果用户希望采用单一供应商的全功能流程，TSMC 会验证它们的流程是否遵从 TSMC 的 65 nm 工艺。Synopsys 和 Magma 已经遵守了 TSMC 的 SSTA 规定。而另一方面，Cadence 则还没有对 SSTA 技术作出回应。Cadence 至今还缺少 CMP 仿真技术，但近刚收购了一个 CMP 仿真工具 Praesagus，弥补了这个缺陷。
　　除了参考流程之外，TSMC 还公布了一个 DFM 资格项目，以保证第三方 DFM 供应商也能提供符合要

求的工具。在光刻工艺的特性描述与仿真方面，TSMC 迄今为止了 Anchor Semiconductor 的 NanoScope DFP、Cadence 的 Virtuoso RV、Clear Shape 的 InShape、Magma 的 Blast Yield TX、Mentor Graphics 的 Calibre LFD (光刻友好的设计) 以及 Synopsys 的 DFM LCC (符合光刻的检查)。对于 CMP 仿真，TSMC 确认了 Cadence/Praesagus Solutions 的 DVIP、Magma 的 Blast Yield TX 和 Synopsys 的 DFM-CMP。对于 CAA，TSMC 认可的是 Cadence 的 Encounter-CAA、Magma 的 Blast Yield TX、Mentor 的 Calibre YieldAnalyzer、Ponte 的 Yield Analyzer、Predictions Software 的 Eyes 以及 Synopsys 的 IC Compiler。TSMC 会在以后几个月内增加其它一些

公司。
　　Wan 称 TSMC 很清楚许多用户希望采用一种混合工具流程，或可以开发自己的流程。TSMC 为它们提供一个参考工具包，其中包含了原程序、应用说明和测试实例。同时，TSMC 推荐 Blaze DFM 用于同时改进功耗与良品率。

　　UMC流程的灵活性

　　UMC 称它的 65 nm 流程需要一些 DFM 工具的功能，尤其是增加布局与布线功能的技术，但签字认可还不需要其它 DFM 工具。Lin 说：“DFM 中有很多不同的等级，而且客户的需求也是变化的。有些需要 DFM 工具，但并不用于签字认可，而是用作未来工艺的学习工具。客户可以利用某些工具的优点来改进自己的 65 nm 设计。”UMC 将与客户要求的任何 EDA 供应商合作，但公司已有一个参考流程（图 2）。Lin 称：“在我们的参考流程中，我们推荐了客户应该看到的功能，但对 EDA 供应商而言，这是客户的选择。某些工具需要与代工厂紧密联系在一起。这些工具必须很，我们已经与一些供应商密切合作，以便实现这个目标。”

　　Lin 认为，用于布线器的 DFM 功能是基本的，如金属填充、双过孔插入和布线展宽等。在这个领域，公司一直与 Cadence、Synopsys 和 Magma 保持密切合作。Lin 表示：“与布线有关的任何事情都是重要的，如果谈到布线，就需要了解光刻、CAA 和一般 DFM 规则。”CAA 的重要性也正在提高，他说：“在这个领域里，代工厂需要提供相关的良品数据。这些工具可以使客户从成本角度做出折衷。客户经常给我们施加压力，要求提供某些数据。”他指出，有两类 DFM 技术可以帮助改进光刻，因而重要性也在日益增长。类中的工具可以在物理设计步骤中辨别出可能的光刻热点。第二类则包括那些可以辨别光刻对形状产生影响的工具。Lin 说：“我们需要这些工具，这样我们就能计算出一个确定的形变能对电气特性造成什么影响。这要花一些时间，设计者会喜欢拥有这些工具，但尚不存在一个统一的系统。”他表示 UMC 正在与 Mentor Graphics、Clear Shape 和 Anchor Semiconductor 共同研究这个问题。
　　CMP 仿真的重要性也在增强。Lin 说：“CMP 是一个微妙的领域。对于大型设计，我们会看到一些单调的问题，这就是需要 CMP 仿真的地方。在工艺的早期阶段，单调不是好事，但随着工艺的成熟，事情就变了。”他表明，拥有一个抽象工具的 CMP 模型很有益处，这样它们能够可靠地反映出层内电容和互连的串联电阻。该公司一直在此领域与 Cadence 近收购的 Praesagus 密切合作，但 Synopsys 和 Magma 亦称可提供这一技术。
　　Lin 认为 SSTA 是另一个有希望的领域。他说：“我并不认为人们会用它来对设计进行签字认可。他们会用 SSTA 来减少芯片差异的总容限，这是步。也许在以后的工艺节点中，它可以作为一个标准的签字认可工具。”该公司亦一直与 SSTA 的新公司 Extreme DA 密切合作。另外还与 Apache Design 在影响功耗与良品率的热分析上进行合作。Lin 还指出，IP（知识产权）和 IP 工具也一定会变得更加适应光刻和制造。

　　CIS 规定 DFM 工具

　　当 TSMC 和 UMC 建立了自己的流程并向新公司敞开大门时，CIS 联盟却

一直在为客户做大量的评估工作。因此为客户节省了评估工具的时间，也确保客户能将自己的设计交给 Chartered、IBM 或 Samsung 的代工厂，只是需要对 GDSII（图形设计系统 II）文件和掩膜作必要调整。Chartered 半导体制造公司平台联盟总监 Walter Ng 称，当 CIS 联盟去年成立时，三家公司建立了针对 DFM 设计指导方针的八个小组委员会：CAA、参考设计、基于光刻的仿真、基于形状的仿真、变量识别时序、DFM 服务、CMP 仿真和 DFM 检查。每个小组委员会都会通过彻底评估第三方工具来提出一个流程（图 3）。Ng 说：“至少在评估完成的那个时点，我们选出了的技术。”

　　在 DFM 检查领域，Chartered 选择 Mentor Graphics 作为 OPC、RET（分辨率增强技术）和光刻的后端。Ng 说：“虽然它是一个规则检查工具，我们仍然把它看作一个重要的部分。我们认为不能从基于规则的方法全面转向基于模型的方法。”该公司选择的是 Mentor Graphics 的 Calibre

DFM，现在是 YieldAnalyzer 工具。Ng 称：“我们对推荐的规则作了权衡，因此各位可以通过检查层面运行自己的布局。它能放入优先级的规则，将注意力集中在修改那些回报率区域的布局上，然后再次运行，看看该单元或块相应提高的得分。”
　　对 CAA，Chartered 选择的是 Ponte Solutions 基于模型的方案，它描述了在每层的基础上的缺陷密度。Ng 认为：“在 CAA 和识别热点方面，Ponte 是当时的工具。”在参考流程方面，该公司正与 Cadence、Synopsys 和 Magma 合作。Ng 说：“他们都正设法使自己的布线器更加智能，并实现一种由结构保证正确性的方案。”CMP 仿真和填充能力都提供的寄生抽象，为时序分析和信号完整性提供反馈，以保证填充的一致性。该联盟为此目的选择了 Cadence 的 Praesagus。
　　CIS 联盟使用 Mentor Graphics 的 LFD 作形状和光刻仿真。这个协作项目帮助设计者确定可能的折衷以及对制造的影响。Ng 说：“我们一直与他们合作，保证一个产品达到我们的期望值。产品非常，因为输入的是实际的 OPC 层面。”CIS 联盟亦与 Clear Shape 共同致力于形状仿真与光刻仿真。Ng 表示，由于使用抽象模型，Clear Shape 的容量和性能都强于 Calibre LFD，但联盟认为，Mentor 的工具更。他说：“Calibre LFD 能够很，而 Mentor 总是在不断提高自己在性、性能和容量方面的能力。”
　　现在没有用于 DFM 布局指导方针的工具，但 CIS 联盟认为，它的长处是拥有自己的公共平台，因而在这个领域有相对于其它竞争对手的优势。Ng 说：“我们有专门的分部作可制造性的布局建议。”Ng 指出联盟随着更多设计（面向不同应用）进入代工厂而扩展这些建议。Ng 称：“在 Chartered、IBM 和三星之间，我们开始看到各种复杂程度的设计。我们共同为客户提供一个 DFM 布局指导文档，每季度要作几次更新，以确保文档中包含了的观测数据与知识。”
　　CIS 联盟亦从去年的 DAC 以后与 Blaze DFM 紧密合作，致力于降低泄漏和良品优化工作。Ng 说：“我们和 Blaze 与一些客户合作，展示样品和数值，并且完整地做了一些硅片，这是很有希望的技术。”
CIS 联盟并没有提到正在做 SSTA 的公司名称。但是，它似乎是从 IBM 获得这项技术，IBM 称在 SSTA 方面已有多年研究。IBM 的 SSTA 工具开发小组获得了 2005 年的 EDN 年度创新奖，并在去年推出了一个 SSTA 工具，但该技术已经出现在 IBM 公司以外的商业流程中。Ng 表示：“我们正在这个领域做一些工作，我们没有公开这个技术，因为还没有做出一个可供公共工艺使用的东西。”虽然有些技术可能会成为强制性的，但现在它还是一种折衷。Ng 说：“设计者知道自己要获得的折衷效果。在这种情况下，良品率是不得已时的折衷因素之一。客户会说，‘我希望你们的员工只是找出这些折衷的内容，然后由我来做折衷决定，让这些数据带动工具工作。’此时，这些工具就会很关键。例如，我能看到有些技术可以终止增加 DRC（设计规则检查）。这就变得更困难，而用于 45 nm 的设计规则也更严格。”他认为，包装规则文件需要大量的 DRC 层面。

　　现在的坏消息：成本

　　如果把报道的这些工具流的成本累加起来，即使每个单点工具只需许可，总价也会达到 100 万~ 300 万美元。例如，Blaze DRM 工具一年现场许可的价格为 200万美元。其它 DRM 工具的单个年度许可价格从10万~ 25万美元不等。但是根据代工厂的经验，在每个工艺节点上新出现的工具成本都会有所夸张。例如 Ng 就指出，围绕新出现的信号完整性的广告以及导致的工具更新，存在着人为的宣传，但供应商终会将技术整合到较大的 EDA 工具套件中。Ng 说：“这些功能中的一部分也会走相同的路，供应商会将它们组合到现有工具中。肯定会发生更多的合并事件。有些 DFM 公司可能发现，不与这些较大的整合解决方案紧密结合，自己就很难继续作为独立公司生存下去。”
　　UMC 的 Lin 指出，有些功能正越来越重要，并且在某些情况下，需要用户除了传统 90 nm 流程之外购买它们。但是他也补充说，现有工具将吸收一些功能

，而且公司会在晶圆厂解决一些问题。他说：“我们不会把大量负担推给设计者。但设计者承担一部分是有好处的。我们正试图在代工厂减少问题，将信息转交给设计者，这样他们可以更好地利用流程。他们不必害怕。我想强调的是，流程还是传统的，只是有一些附加内容。设计者并不需要做很多工作。”例如，设计者在使用 CMP 时，只需要一个来自晶圆厂的技术文件就可以运行 SSTA。
　　现在，DFM 已经与其它 EDA 技术（如功耗与时序）一起确立了自己的地位，EDA 供应商将利用这些技术，使设计者能够在流程早期满足制造要求，例如在平面规划阶段，甚至在 RTL（寄存器传输级）。这不可避免地将推动结构纠正法，确保 IP 核和基本元素都是 DFM 型。
　　DFM 正在解决各种问题，因此至少在 65 nm 和 45 nm 工艺节点上正在成为 EDA 业的一条成长路径。大多数供应商都认为，今天在 65 nm 节点的DFM 中可有可无的功能将随着进入 45 nm节点以及45 nm 以下节点而成为必需功能。令人感兴趣的是，标准工具流程是否会吸纳大多数 DFM EDA 技术，EDA 供应商是否能成功地保证自己的工具能解决大多数棘手的 DFM 问题。另外还将感兴趣的是代工厂是否能在面对这些制造问题时占据有利地位，这样，你就会把 DFM 看作实现性能、功耗和良品率目标的一条途径，而不是为了补偿代工厂短缺而必须完成的额外工作。

　　统计时序将成为DFM

　　SSTA（统计静态时序分析）是一种有指望的技术，它在工具流中的角色和重要性会随着技术的成熟而逐渐体现出来。用户会采用早期 SSTA 工具实现电路真实时序的好思路，而不必依赖于差情况下的时序模型（晶圆厂以接线负载模型的形式提供）。 SSTA 的首次进展将作为静态时序工具的补充，或许甚至能替代它们成为签字认可工具。
　　SSTA 工具开发者希望，有一天工程师能使用这些工具，在设计早期就对时序、功耗和良品率做出权衡。例如，尽量提高一个设计的性能会威胁到设计的功耗目标，并降低良品率。而如果在时序方面打些折扣，就可能获得较好的良品率和低功耗。能提供商业 SSTA 的公司包括 Altos Design Automation、Extreme DA、IBM、Magma 和 Synopsys。

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