SDRAM具有模式寄存器，通过该模式寄存器，可以切换SDRAM的操作模式。模式寄存器的设置如图1所示，可以说不是通过改变数据而是通过改变地址进行操作的。

　　图1 SDRAM的模式寄存器存取操作

　　（1）OPCODE（操作代码：BA0／BA1、A8～A12）

　　这是写人模式的设置。

　　·Burst read and burst wrlte（突发读与突发写）

　　写操作时进行突发传输，起始地址是写操作开始时的列地址突发传输的字数是由突发长度（BL：A0～A2）指定的大小。
 
　　·Burst read and single wrlte（突发读与单一写）
 
　　写操作时不进行突发传输，只能是相当于一个字的写操作。
 
　　（2）LMODE（CAS延迟时间设定：A4～A6）
 
　　异步DRAM的情况下，从RAS及OAS有效到数据输出所需要的时间是规定以ns为单位。而在同步DRAM的情况下，是通过第几个时钟指定是否输出的。
 
　　虽然CAS延迟时间（CL）越小理所当然存取速度就越快，但由于与DRAM内部的操作关联，因而不能随便缩短CAS延迟时间。在判断以多少MHz操作以及CAS延迟时间取多大的值合适等问题时，需要查阅数据手册。
 
　　例如，HM5225165BTT-75的时钟频率可为133MHz，但以133MHz操作时的OAS延迟时间为3；而以100MHz进行操作时的CAS延迟时间为2。
 
　　当以100MHz使之操作时，在发出读指令后的第2个时钟（20ns后）提取数据。而以133MHz进行操作时，由于将在第3个时钟（约22.6ns后）确定数据，因而如果只考虑单一的读操作传输速度，那么以100MHz进行操作的情况比较有利。事实上，利用突发传输的情况是非常普遍的，存在反常现象的情况只限于此。例如，传输4字时，由于从第2个字后是每隔一个时钟输出的，因此需要CAS延迟时间＋3个时钟的时间。
 
　　当以100MHz进行操作、CAS延迟时间为2时，存取速度为50ns，而当以133MHz进行操作、CAS延迟时间为3时，存取速度约为45ns，因而133MHz的操作速度快了将近10％。
 
　　（3）BT（突发类型：A3）
 
　　同步DRAM与管道突发式SRAM等相同，具有对应连续存取主机某一连续区域的突发传输的操作模式。由该引脚指定突发操作的顺序（突发顺序）是线性突发顺序还是交叉存取突发顺序。
 
　　突发传输时，主机只需要提供所存取的起始地址，以后的地址将由同步DRAM端自动生成。
 
　　突发传输中低位地址如何变化的总结如图2所示。代表性的x86系列的奔腾处理器采用的是交叉存取突发顺序，而其他处理器一般都是以线性突发顺序进行操作的。

　　图2 突发顺序

　　（4）BL（突发长度：A0～A2）
 
　　该引脚设定在突发传输操作中进行多少字的传输，HM5225165如图所示，可以从1，2，4，8中进行选择。在目前个人计算机所使用的CPU中，突发长度一般为4字。

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