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合成孔径雷达成像系统逆存储转置器的DSP设计

址为a0～a8 ，如果sdram module容量为512mb，则列地址为a0～a9。dsp的emifa口ce0、ce1输出信号分别接sdram的bank选择管脚s0、s1。即如果sdram的bank只有一个，则只有s0有效，这样sdram只占用dsp的emifa口ce0空间，如果sdram的bank有两个，则占用dsp的emifa口ce0、ce1空间。 4.2 输入/输出fifo dsp的emifa口ce2/ce3空间分别控制输入fifo和输出fifo。输入fifo采用idt公司的idt72v3670（8k×36bit），输出fifo采用idt公司的idt72v3680（16k×36 bit），封装形式为tqfp，128pin。fifo的设计采用同步方式读写，但是利用0ω电阻等效的短接线设计方式，也可以工作在异步模式下，fifo控制信号通过cpld做译码。 ictm模块用于读写操作的64bit fifo采用用两个32bit的fifo并连实现，利用fifo深度来做等效的输入、输出“乒乓”操作。其中输出只用到一片fifo，另外一片为将来大数据量的处理预留空间。 4.3 cpld和hpi