直接总线式DRAM的信号

出处：soho 发布于：2008-11-21 15:25:16

　　作为Direct Rambus DRAM，我们以NEC（现在的ELPIDA公司）的pPD488448为例进行说明。该DRAM的结构为8M字×16位×32块。与DDR SDRAM等相比较，采用较多的存储块是Direct Rambus DRAM的特征之一。内部框图如图1所示，是相当复杂的，这也是成本提高的一个因素。

　　图1 μPD488448的信号配置（俯视图）

　　信号配置如图1所示，以前的DRAM大多采用TSOP等封装，而Direct Rambus DRAM采用BGA封装。

　　Direct Rambus DRAM的信号整理如图2所示，可知与DDR－SDRAM相比具有相当多的不同。

　　图2 Direct Rambus DRAM的信号种类

　　这些信号中，实际用于数据传输的只是标记为RSL Level的信号，看起来比较复杂。但事实上，由于时钟存在4个系统、数据存在2个系统，所以将这些进行整理，就是时钟、行地址控制、列地址控制以及数据这4种类型，因此信号的种类本身可以说不是那么复杂。下面我们针对这些信号进行简单的说明。

　　1. CMD／SIO0／SIO1／SCK

　　为了对Rambus DRAM内部进行操作控制，组装了30个以上的控制寄存器（框图中央的上部）。为了访问这些寄存器而设计了CMD／SIO0／SIO1／SCK这4个信号。

　　这些信号是用于进行配置的，所以速度都相当的慢。SCK的周期时间为1000ns（1μs），因而需要在1MHz以下进行操作。

　　2. CTM／CTMN／CFM／CFMN（时钟）

　　CTMN、CFMN是分别与CTM（Clock To Master）、CFM（Clock From Master）配对的反相时钟信号。利用CTM、CTMN在器件内部生成发送时钟（TCLK），利用CFM、CFMN在器件内部生成接收时钟（RCLK），以便提取来自写人数据及ROW／COL引脚的指令等。

　　3. DQA0～DQA7、DQS0～DQB7

　　这是进行读数据／写数据操作的信号。Direct RambusDRAM的数据宽为8位或者16位，μPD488448是16位宽的Direct Rambus DRAM。由于在DRAM内部数据传输单位为64位，所以μPD488448具有两个64位通道，通过8个周期（DirectRambus DRAM由于可利用时钟的两个变化沿所以是4个时钟周期）进行传输。

　　4. RQ0～RQ7

　　这些引脚用于赋予控制指令及地址信息等，RQ0～RQ4、RQ5～RQ7又分别称为COL0～COL4、ROW0～ROW2，这是为DirectRambus DRAM将指令及数据分组打包而形成的组合。关于封装将在后面详细叙述。

　　5. VREF

　　在通常的数据传输中所使用的Direct Rambus DRAM信号是以称为RSL（Rambus Signaling Level，Rambus信号电平）的信号电平工作的，赋予这个标准电压的就是VREF引脚，VREF电压是由规范决定的，为1.4V±0.2V。