由于CMOS工艺通常只提供单电压工作，不允许探测器电压高于电路工作电压，而且深亚微米的CMOS只采用低电 压工作，这就减小了探测器耗尽区宽度，影响了探测器速度。因此采用BiCMOS工艺以解决低电压对探测器速度的 影响。在BiCMOS工艺中利用N＋隐埋层集电极作为探测器阴极，P＋源/漏注入形成阳极，低掺杂外延层形成探测器 I层，这样就形成了纵向PIN结构。由于P型隔离层将PIN的N＋阴极限制在光电二极管区域，起到了隔离探测器和 CMOS器件的作用，因此可以在光电二极管的两端加上较大电压，使得耗尽区宽度增大，同时使载流子以饱和速度 漂移，大大提高了速度。

　　图1即是采用0.6μm BiCMOS实现的OEIC，探测器结构BiCMOS工艺PIN。接收器电路采用三级共源——射极跟随形 式，其中共源放大采用CMOS晶体管，而射极跟随采用双极晶体管，这样能充分利用双极晶体管和CMOS晶体管各自 的优势以提高电路性能。级输入级采用NMOS共源结构而不是NPN共射结构是因为NMOS有较大的动态范 围（UOS＝1.3V，UBE＝0.8V，因此NMOS动态范围比NPN大0.5 V）。为了减小噪声，输入级跨阻放大器的反馈电阻 取较大值，PF＝3.2 kQ。接下来的两级共源一源跟随结构进一步放大电压以满足增益要求。为了增大带宽和晶体 管跨导，所有的MOS晶体管均采用沟道长度0.6 gm。采用双极晶体管作为射极跟随器而不是MOS管源跟随器是 因为射极跟随器的输出电阻较小，具有比源跟随器更宽的带宽，而且射极跟随器对增益的影响要小于源跟随器。 整个OEIC芯片大小为870μm×410μm，电路和

图1 用BiCMOS实现OEIC

　　探测器采用5V和1 V双电压工作，在比特率分别为622 Mb/s、1Gb/s、1.25Gb/s、1.5Gb/s下，误码率为10-9时，灵敏度分别达到了-24.5dBm、-24.3dBm、-24.1dBm、-22.1dBm。当采用5V单电压工作时，1.25 Gbis速率下灵敏度也达到了-22.7 dBm。因此，经微小改动后的BiCMOS工艺实现的0EIC很好地满足了高速度和高灵敏度的要求，达到了甚短距离光传输（Very Short Roach，VSR）标准的要求，可用于局域网内作为光接收模块。

　　以目前的集成电路工艺水平，无论是双极工艺，还是应用广的CM0S工艺，设计制造工作速率超过1 Gb／s的接收器电路已经没有太大的问题。光电集成的难点在于设计高响应度、高速度的光电探测器。在目前标准集成电路工艺无法提供设计高性能探测器所需理想工艺条件的情况下，如何对工艺做的改动以达到性能要求成为我们关心的问题。例如可以通过低掺杂衬底、SOl衬底或是改动后的BiCMOS工艺来实现高响应度和高速的要求。

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