可靠性的定义是系统或元器件在规定的条件下和规定的时间内，完成规定功能的能力。从集成电路的诞生开始，可靠性的研究测试就成为IC设计、制程研究开发和产品生产中的一个重要部分。

　　Jack Kilby 在1958年发明了集成电路，块商用单片集成电路在1961年诞生；1962年9月26日，届集成电路方面的国际会议在美国芝加哥召开。当时会议名称为“电子学失效物理年会”；1967年,会议名称改为“可靠性物理年会”；1974年又改为“国际可靠性物会议”(IRPS) 并延续至今。IRPS已经发展成集成电路行业的一个盛会，而可靠性也成为横跨学校研究所及半导体产业的重要研究领域。

　　集成电路可靠性评估体系

　　经过四十多年的发展，集成电路的可靠性评估已经形成了完整的、系统的体系，整个体系包含制程可靠性、产品可靠性和封装可靠性。

　　制程可靠性评估采用特殊设计的结构对集成电路中制程相关的退化机理 (Wearout Mechanism)进行测试评估。例如，我们使用在芯片切割道(Scribe Line)上的测试结构来进行 HCI ( Hot Carrier Injection) 和 NBTI (N
egative Bias Temperature Instability) 测试，对器件的可靠性进行评估。

　　产品可靠性和封装可靠性是利用真实产品或特殊设计的具有产品功能的TQV (Technology Qualification Vehicle) 对产品设计、制程开发、生产、封装中的可靠性进行评估。

　　集成电路可靠性工作者的主要任务

　　可靠性定义中“规定的时间”即常说的“寿命”。根据国际通用标准，常用电子产品的寿命必须大于10年。 显然，我们不可能将一个产品放在正常条件下运集成电路可靠性介绍行10年再来判断这个产品是否有可靠性问题。可靠性评估采用“加速寿命测试”(Accelerated Life Test, ALT)。 把样品放在高电压、大电流、高湿度、高温、较大气压等条件下进行测试，然后根据样品的失效机理和模型来推算产品在正常条件下的寿命。通常的测试时间在几秒到几百小时之内。所以准确评估集成产品的可靠性，是可靠性工作者一个重要的任务。当测试结果表明某一产品不能满足设定的可靠性目标，我们就要和产品设计、制程开发、产品生产部门一起来改善产品的可靠性，这也是可靠性工作者的另一重要职责。当产品生产中发生问题时， 对产品的可靠性风险评估是可靠性工作者的第三个重要使命。

       为了达成这三项使命，我们必须完成以下6个具体工作：

       1）研究理解产品失效机理和寿命推算模型；

       2）设计和优化测试结构；

       3）开发和选择合适的测试设备、测试方法和程序；

       4）掌握可靠相关的统计知识，合理选择样品数量和数据分析方法；

       5）深入了解制程参数和可靠性之间的关系；

       6）掌握失效分析的基本知识，有效利用各种失效分析工具。

　　这6个方面的工作相互影响依赖。对失效机理和生产制程的理解是基本的，只有理解，才能设计出比较合适的测试结构，选择适当的测试与数据分析方法，并采用合适的寿命推算模型，以做出准确的寿命评估。只有深入理解制程参数和失效机理之间的互相关系，才能有效地掌握方向、订下重点、分配资源，来改善产品的可靠性。

　　集成电路可靠性面临的挑战

　　九十年代以来，集成电路技术得到了快速发展，特征尺寸不断缩小，集成度和性能不断提高。为了减小成本，提高性能，集成电路技术中引入大量新材料、新工艺和新的器件结构。这些发展给集成电路可靠性的保证和提高带来了巨大挑战。

　　1)随着特征尺寸的缩小，工艺中的一些关键材料已接近物理极限，其失效模型发生了改变，这对测试方法以及寿命评估都带来了严峻挑战。 同时，一部分失效机理的可靠性问题变得非常严重。例如NBTI报道于1966年，对较大尺寸的半导体器件，其对性能影响并不大；然而随着器件尺寸的减小，加在栅极氧化层上的电场越来越高，工作温度也相应提高，器件对工作阀值电压越来越敏感，NBTI已成为影响集成电路可靠性的关键问题。

　　2 )新材料和新工艺的引入导致了新的可靠性问题。例如为了减小金属互连对器件速度的延迟，低k和超低k介质被引入到金属互连制程中。由于其机械、电学和热学性能远远低于传统的二氧化硅材料，Vbd (Breakdown Voltage)和TDDB (Time Dependant Dielectric Breakdown) 寿命，以及由低k材料和高密度倒装芯片封装引起的新失效机理CPI (Chip Package Interaction)已成集成电路可靠性的制约因素。

　　3 )尺寸的缩小和集成度的提高对可靠性的测试带来了挑战。尺寸缩小导致对ESD（Electrostatic Discharge）变得更加敏感。封装测试中的E S D问题会严重影响可靠性评估的成功率和准确性。集成度的提高也使一些常规可靠性评估因时间变长而显得非常困难。如4G Flash记忆体的传统100K耐久性测试会超过2千小时, 严重影响新制程可靠性评估的及时完成。

　　结论

　　集成电路的快速发展，给可靠性保证带来了巨大的挑战。集成电路工作者要进一步深入研究可靠性物理和失效机理，加强可靠性工程相关工作；同时也要和产品设计、制程开发和生产部门紧密合作，以减少可靠性对集成电路特征尺寸进一步缩小的制约，并保证产品保持足够的可靠性容限(Reliability Allowance)。