电子设计创新企业Cadence设计系统公司（NASDAQ: CDNS）近日宣布，飞思卡尔半导体公司通过使用Cadence的“设计成功”预防、分析、实现和签收解决方案成功实现了45纳米网络设计流片，该解决方案能够帮助加快量产时间并提高可预见性。这一流程结合了业界的、基于模型的可制造性设计（DFM）预防、分析和签收，包括Cadence Litho Physical Analyzer （LPA）、Cadence Chemical-Mechanical Polishing Predictor （CCP）、Cadence Litho Electrical Analyzer （LEA）、Cadence QRC Extraction和通过Cadence Encounter?数字实现系统（EDI System）实现的基于模型的路由优化技术。与传统的DFM解决方案相比，这一无缝的方法能够显着加快周转时间（TAT），我们将其用于在特许半导体（Chartered Semiconductor Manufacturing）投片的设计中。

    Cadence已经在多代的工艺技术中与TSMC合作，开发参考流程，提供低功耗设计能力和DFM方法学。通过参考流程9.0，Cadence将这些性能拓展到该晶圆厂的40纳米工艺节点，使用光刻物理分析和强化的统计静态时序分析能力，此外一直追随TSMC参考流程的Cadence已经支持Si2通用功率格式（CPF）有一年多的时间，而现在加入了新的功能，补充了全面综合的Cadence低功耗解决方案，帮助提供快速而的低功耗设计。

    这次Cadence对TSMC参考流程9.0版追加的新功能包括一种透明的中间工艺节点(half-node)设计流程，支持TSMC的40纳米工艺技术。这包括支持40纳米布局与绕线规则、一个全面的可测试型(design-for-test) 设计流程、结合成品率考量的漏电功耗和时序的计算、增强的基于统计学的SI时序分析、层次化的lithographic physical分析、时序与漏电分析、层次化和并行的临界域分析和优化、基于CMP考量的RC抽取、clock buffer placement的优化、 multi-mode multi-corner分析、以及层次化的dummy metal fill。

    Cadence对TSMC参考流程9.0版的支持为40纳米工艺技术提供了DFM、功耗、布线与模拟功能。该硅相关型技术包括：

    1 用于物理实现的时序、LEF、Cap libraries和综合的临界区域分析，使用Cadence SoC Encounter? RTL-to-GDSII 系统，包含RTL Compiler与Encounter Timing System。

    2 TSMC 认可的布线可印刷性检查(layout printability checking)，包括使用Cadence Litho Physical Analyzer其进行层次化的分析与热点侦测，并使用Cadence Cadence Chip Optimizer自动修复。

    3 使用Cadence CMP Predictor用于电子热点侦测，实现化学机械抛光(Chemical Mechanical Polishing)（厚度）预测。 

    4 层次化的CMP与层次化的dummy metal fill，使用SoC Encounter系统与DFM解决方案。

    5 使用Cadence QRC Extraction进行功能级有VCMP意识的区块与芯片级RC提取。

    6 使用对应CPF的RTL-to-GDSII低功耗解决方案特别涵盖macro modeling、I/O pad modeling, secondary power domains和层次化的流程进行IP复用。

    7 使用VoltageStorm? PE和DG Option进行IR、EM和功率分析。

    8 应用dynamic IR drop reduction进行multi-mode, multi-corner clock-tree synthesis。

    9 使用统计静态时序分析进行thermal runaway分析与热感知静态时序分析。

    10 使用Encounter Test进行XOR压缩与True Time At-Speed ATPG。

　　“对于使用先进工艺节点的高容量设计，我们相信它是实现芯片准确性分析和在光刻与化学机械抛光（CMP）等关键步骤中实现良品率的重要推动因素和差分因素，”飞思卡尔半导体公司DFM技术经理Kyle Patterson表示，“通过融入Cadence的先进DFM技术，无论在物理实现还是电气实现方面，我们都能够准确地预测可制造性问题并防止其出现，与传统DFM方法相比较，这一方法只需更少的时间。从根本上说，它使我们能够加快上市时间和量产时间。”

　　通过与飞思卡尔等半导体公司的合作，Cadence开发了一套业界的DFM预防、分析和签收的设计方法学，支持在设计端进行优化，以减少可制造性风险。Cadence解决方案利用多核分布式处理的方法，能够无缝满足逐渐严苛的设计周期要求和45纳米、32纳米节点的数据库容量扩大要求，经过验证该方法能够提供近线性的可扩展性。另外，LEA是业界用于生产的电气DFM （eDFM）解决方案，它被的半导体公司广泛用于从90纳米到40纳米的工艺，并正在用于促进32纳米和28纳米变异意识（Variability-Aware）库的开发。

　　“我们的共同愿景是在设计阶段便准确地了解到模型可制造性影响并将其解决，” Chartered DFM服务部门经理Kuang-Kuo “K.K.” Lin博士表示，“通过与Cadence合作开发面向分析与数字实现的硅片准确型DFM模型，我们已经为飞思卡尔开发出了一套具有显着优势的DFM流程，能够加快设计周期的完成”

　　“45纳米和32纳米工艺的设计复杂性与紧缩的制造预算要求客户、代工厂和EDA合作伙伴之间进行早期的三方合作，飞思卡尔在这一复杂设计上的成功证明了当三方密切合作时能够实现多么好的成效，” Cadence设计系统公司数字实现解决方案部门总监David Desharnais表示，“我们很高兴看到我们经芯片产品考验的Encounter解决方案，使得飞思卡尔建立并确证了从单元库开始的，端到端的基于DFM意识考量的产品设计流程，我们期待继续深化合作，在未来实现更加先进的设计方法和实践。”