基于FPGA的TDICCD8091 驱动时序电路设计

出处：电子技术网发布于：2013-11-01 10:56:13

　　摘要：本文结合时间延时积分图像传感器TDICCD和Altera公司现场可编程门阵列FPGA的器件特点和应用背景，介绍了美国仙童公司的一款高速TDICCD8091的工作特点，在分析其驱动时序信号逻辑关系的基础上，以QuartusⅡ为开发平台采用VHDL硬件描述语言设计并完成时序仿真，经验证该驱动时序到硬件电路中能够成功驱动TDICCD8091正常工作。

　　0 引言

　　时间延时积分电荷耦合器件（Time Delay and Integra-tion Charge Coupled Devices,TDICCD）易于实现实时成像，可与小相对孔径的光学系统配合成像，从而大幅度减少遥感相机的体积和质量，因此广泛应用在航空航天、火控系统和远海探测等领域。现场可编程逻辑门阵列（FPGA）在航空航天、工业自动化、仪表仪器、计算机设计与应用、通信、国防等领域的电子系统中的技术含量正以惊人的速度提升。完整的电子系统在单一FPGA芯片中实现早已成为现实，电子类新技术项目的开发也更多地依赖于FPGA技术的应用。

　　TDICCD是一种时间延迟积分图像传感器件，精准可靠的时序逻辑信号是TDICCD工作的基本条件，是保障整个系统有效工作的关键，阐述了以FPGA为开发平台设计TDICCD8091驱动时序的全过程。

　　1 TDICCD的特点及工作原理

　　1.1 TDICCD的特点

　　TDICCD 是一种具有面阵结构，线阵输出的CCD,它的列数是一行的像元数，它的行数是TDICCD的级数N,较普通的线阵CCD 而言，它具有多重级数延时积分的功能。TDICCD 器件利用物体的运动速度与行转移速度同步方式，对物体进行多次（N级）曝光，并对其信号进行累加，随着TDI级数增加，信号随TDI级数（N）成线性增加，而噪声随TDI级数成平方根增加，TDICCD的信噪比（SNR）增加N 倍，从而获得高的灵敏度和信噪比。利用曝光时间与使用的TDI级数成比例的关系，在不改变帧频的情况下，通过选择TDI级数，改变器件的曝光次数，使器件实现在不同照度下对目标正常成像。

　　1.2 TDICCD的工作原理

　　TDICCD相机工作原理如图1所示。相机摄像时随卫星向前移动，对地面同一静止目标物体多次曝光成像，被拍摄物体为地面上静止的星星。在t1 时刻，星星在第1级（行）TDICCD上曝光成像，产生电荷信号；t2 时刻，由于相机向前运动，经过了一个行周期后，第2 级TDICCD 再次对同一个星星曝光成像，产生电荷信号。

　　与此同时，时钟信号驱动第1级TDICCD 上产生的电荷转移到第2 级TDICCD 上。这样，该行TDICCD 不仅包括此次曝光产生的电荷，而且也包括前转移来的电荷，使电荷量增加了1 倍。依此类推，若TDICCD 的级数为N,相机输出信号将增加为原来的N 倍。图1中设定TDI 的级数为4 级，因此在t4 时刻，在TDI 的第4 级（行）星星曝光产生的电荷量为原来的4倍。

　　2 设计目标分析

　　2.1 TDICCD8091简介

　　TDICCD8091是美国仙童公司的一款9 216×128的高速光电传感器，每行的像素点数目高达9 216 个，像元大小为8.75 μm × 8.75 μm ,TDI积分级数为4,8,16,32,64,96,128 可选，行转移速率为12 kHz.电荷读出有向上和向下两个方向可选，每个方向有6 个输出端口，每个端口读出速率为20 MHz,总速率为120 MHz,读出像元电荷数目1 536 个。每个输出端口有寄存器和放大器用来缓存和放大信号。TDICCD8091 内部结构包含有：光积分区域（垂直移位寄存器）、21行独立区域（垂直移位寄存器）和水平移位读出区域（水平移位寄存器），其中，21行独立区域靠近水平读出的3行为快速转移区域，剩下的18行为慢速转移区域，21行均被遮光材料遮挡。

　　TDICCD8091的外形图如图2所示。

　　2.2 TDICCD8091的时序要求分析

　　TDICCD8091积分级数的选择由输入端口VSW128-D（U）、VSW64-D（U）、VSW32-D（U）、VSW16-D（U）、VSW8-D（U）、VSW4-D（U）配合模拟开关控制实现。具体接法：例如当选择向上32级积分时，VSW4-U、VSW8-U、VSW16-U接信号V3,VSW32-U接-3 V电压，VSW64-U、VSW128-U 接+15 V 电压，同时33~128 级的行转移端口接+15 V电压，水平移位读出端口接+3 V电压，1~32级的行转移端口接信号V1、V2、V3,水平移位读出端口接H1、H2、H3、H4.

　　TDICCD8091正常工作所需要的时序信号如图3所示。其中，V1、V2、V3为12 kHz占空比为50%的三相时钟信号，时钟高电平+15 V、低电平0 V,控制光积分区域和21 行独立区域后18 行信号电荷的垂直移位；VHS1、VHS2、VHS3 为12 kHz占空比小于5%的移位时钟信号，时钟高电平+15 V、低电平0 V,控制前3行独立区域信号电荷的垂直移位；H1、H2、H3、H4 为20 MHz占空比50%的四相时钟信号，时钟高电平0 V、低电平-5 V,控制每个端口1 536个像元电荷的水平移位读出，同时，H1信号还控制像元电荷由垂直转移向水平转移的过度，此时高电平为+5 V;FOG为读出时钟信号，时钟高电平+1 V、低电平-5 V;RG是复位脉冲信号，时钟高电平+15 V、低电平+4 V,作用为在每个像元电荷读出前，清除前一个像元残余电荷，信号频率20 MHz.这些时钟的高低电平电压值在硬件电路通过芯片EL7212驱动实现。

　　3 时序逻辑设计及仿真结果

　　3.1 时序程序设计

　　整个时序程序信号总流程图如图4所示。程序总共由7个模块组成：输入同步时钟模块产生频率20 MHz的主时钟CLK,CLK 通过分频模块产生频率36 kHz 的CLK1 和频率5 MHz 的CLK2;信号控制模块在主时钟CLK 的同步作用下分别产生控制信号VClr、VSHClr 和HClr;输入处理模块对输入主时钟CLK做去抖动处理后输出时钟信号CLK0;V 信号产生模块输出光积分区域行转移所需的12 kHz 占空比为50%的三相时钟信号V1、V2、V3;VHS信号产生模块输出12 kHz占空比小于5%的移位时钟信号VHS1、VHS2、VHS3;H信号产生模块输出水平移位读出区域所需的20 MHz占空比50%的四相时钟信号H1、H2、H3、H4,以及FOG读出时钟信号和RG复位脉冲信号。

　　3.2 时序仿真结果

　　时序设计采用Altera公司的Quartus Ⅱ作为开发平台，EP3C25Q240为硬件平台。总的时序仿真结果如图5所示，结果表明所有仿真信号满足2.2节中的信号要求；图6为FPGA上测得V1、V2的相位关系，图7为FPGA上测得H1、H2相位关系，结果表明相位关系正确，能够保证每个时刻至少有一个高电平和一个低电平，保证像元电荷的正常读出。