在非常小的晶体管中，栅极氧化物可能只有几个原子厚。虽然这使得器件小型化，但也会由于电流隧道效应而导致泄漏。
　　此外，随着设备老化，这种不理想的情况会变得更糟，因为氧化物会磨损。结果，阈值电压发生变化，这进一步增加了栅极泄漏。这种效应更显着的影响是晶体管失配或高漏电流会导致电路故障。
　　氧化物磨损的三个主要原因是：
　　热载流子
　　负偏压温度不稳定性 (NBTI)
　　随时间变化的介电击穿 (TDDB)
　　热载体
　　在快速 VLSI 电路中，晶体管每秒开关数百万次。在开关过程中，被称为“热载流子”的高能载流子（电子或空穴）很容易注入并捕获在栅极氧化物中。这种热载流子注入会导致栅极氧化物中出现杂质，从而改变器件的 I-V 特性。
　　这种注射会导致几个问题。它使NMOS晶体管的工作速度变慢，导致电路失配。它还会导致 PMOS 晶体管出现高电流浪涌，从而导致严重的电路故障。
　　为了对 VLSI 电路中的热载流子进行仿真或建模，Hsu 等人提出了一种分析方法。al (1991 和 1992) 和 Quader 等人。等人。
　　负偏压温度不稳定性 (NBTI)
　　NBTI 会导致 p 沟道 MOS 晶体管的阈值电压增加、迁移率下降、漏极电流和跨导增加。NGTI 发生在高温下硅/氧化硅界面处存在陷阱的情况下。
　　由于高温下的强负偏压（栅极电压为 0，源极电压为 V DD ） ，这种效应在 PMOS 晶体管中更为突出。NBTI 的主要影响是它导致迁移率降低和阈值电压增加，从而导致数字电路中的延迟增加。

　　根据阿拉姆和玛哈帕特拉的说法；杰普森和斯文森；还有小川和盐野；NBTI 可以使用反应扩散 (RD) 模型进行建模。保罗等。al 还提出阈值电压偏移可以建模为

     ΔVt=keEoxE0t0.25　

  　随时间变化的介电击穿 (TDDB)

　　TDDB是指存储在小于材料击穿强度的恒定电场下的电介质随着时间的推移而击穿的物理过程。
　　在MOS晶体管中，栅极氧化物是电介质；当在栅极氧化物上施加电场时，电流将逐渐增加。当施加电场一定时间时，会导致严重的电介质击穿，从而使栅极短路。
　　针对 TDDB 的电场依赖性，提出了两个主要模型：阳极空穴注入 (AHI) 模型和 E ox模型。Moonen 等人对这些模型进行了修订研究。
　　电迁移
　　电迁移经常发生在承载单向电流 (DC) 的电线中。在操作过程中，互连通常会经历“电子风”，因为高电流密度会导致金属原子随着时间的推移而迁移。通常可以通过检查空隙的形成来观察（Hu 等人）。

　　图 1 显示了 M2 和 M3 层之间通孔电迁移失败的显微照片（Christiansen 等人）。

　　图 1.  M2-M3 的电迁移失败。图片由 Christiansen 等人提供。阿尔
　　空隙的存在将增加互连的电阻，而小丘的存在将导致不同层互连之间的短路（Jaikaran等人）。
　　由于电迁移取决于电流密度，J. Black 提出了一个模型，用于计算给定平均故障时间 (MTTF) 和工作温度 T 下由直流密度 J dc给出的允许电流。
　MTTF∝eEakTJndc
　　其中 E a是活化能
　　闩锁
　　闩锁是 CMOS 芯片中发生的一种短路现象。CMOS 倾向于在 V DD和 GND之间形成低电阻路径，从而导致严重熔毁并增加 IC 的故障率。理论上，当由衬底、阱和扩散形成的寄生双极晶体管导通时，就会发生闩锁。

　　图 2 显示了 CMOS 反相器中形成的 BJT 对的等效电路。

　　图 2.  CMOS 闩锁模型
　　除了 NMOS 和 PMOS 晶体管之外，该电路还包含连接到两个电阻器的 PNP 和 NPN 晶体管，这两个电阻器连接在电源轨和接地轨之间。电阻器是由附近基板和井抽头之间的电阻引起的。
　　通常，BJT 晶体管处于关闭状态。但当电流流过基板（R sub）时，V sub将上升，这将使 NPN 晶体管导通。结果，NPN 晶体管将电流拉过 Rwell ，从而导通 PNP 晶体管。
　　PNP 晶体管还将通过 R sub拉动电流，从而提高 V sub。这个循环创建了一个正反馈环路，导致大电流在V DD和GND之间来回流动。如果这个循环持续很长时间，就会产生热量并熔化电源轨。
　　幸运的是，可以通过降低衬底和阱之间的电阻来防止闩锁。实现这一目标的常见方法是将基板和孔抽头放置在靠近每个晶体管的位置（Neil 和 David）。

　　在某些应用中，如图 3 所示的保护环适合包围晶体管并在晶体管和电源轨之间提供低电阻路径。

　　图 3.保护环
　　结论
　　到目前为止，我们已经讨论了 MOS 晶体管的非理想性以及它们如何影响 VLSI 系统的可靠性。已经讨论了几种模型如何测量和模拟它们对设计的影响。
　　幸运的是，现代 SPICE 模型和 CAD 工具可以全面、准确地预测千兆赫范围内各种设计的性能，同时考虑到这些非理想的影响。利用这些工具可以推动芯片开发生命周期中的自动化和更快的设计时间。