如今，在现代电子产品如液晶电视、手机等中广泛应用的众多芯片组，大多采用远低于 130nm 的先进技术开发。这些先进技术虽然带来了性能的提升，但也使得芯片组对 3.3V 以上直流电压的耐受性极低。静电放电脉冲对于此类设备而言，可能会造成灾难性的影响。并且，当前对 “板载” 或 “片载” ESD 保护的要求已降至 500V，这与 8kV 的典型现场要求相比，差距甚远。本文将详细介绍电路板设计人员可以采用的各种技术，旨在帮助他们在所选 ESD 保护器件无法通过系统 ESD 测试时，达到设计所需的 ESD 水平。

电路板设计人员面临着双重挑战，不仅需要外部静电放电保护，还必须充分考虑小几何形状芯片组的脆弱性，确保其具备足够的坚固耐用性。正如前一篇论文所指出的，在受保护的数据线或 I/O 引脚上放置 8kV 额定 ESD 器件，并不一定能保证芯片组本身在系统内测试中通过 8kV。通常情况下，ESD 设备自身往往无法提供足够的保护，这就可能导致芯片组过早出现故障。接下来，本文将列举一些指导原则，为设计人员加强板载 ESD 保护提供有价值的参考。

设备安置和布局

要使 ESD 保护器发挥功效，器件的位置和布局起着至关重要的作用。设计人员需要深入了解各种寄生电感对电路板的影响，其中电感是需要特别关注的因素。因为仅通过 1nH 的 8kV ESD 冲击（即 30A），就会在 PCB 线路上产生 30V 的尖峰电压。
注：本讨论假定所有 ESD 威胁都通过图 1 中的端口进入系统。

在决定 ESD 器件的位置时，应充分考虑 LESD、LGND、LIC 和 LPORT 这四个寄生电感，图 1 清晰地显示了它们的位置。LESD 和 LGND 会增加箝位电压（或 VIC），而 LIC 和 LPORT 则对设计者有利。下面我们先来详细看看这两个有害电感。

LESD 和 LGND

有时，由于电路板布局的限制，无法将 ESD 器件直接放置在 PCB 线路上。原因多种多样，但无论如何，将静电放电元件放置在距离受保护数据线一厘米远的地方，就可能迅速转化为数十伏的电压。GND 总线也存在类似情况，在某些设计中，ESD 器件的 GND 必须通过多个通孔，甚至要经过迂回路径才能到达 GND 平面。除了流经 ESD 设备的 ESD 电流所产生的电压外，这两个电感还会产生电压尖峰（即 IPEAK * RDYNAMIC）。下面通过一个简化示例来说明 LESD 和 LGND 对 VIC 的影响。在举例之前，需要说明的是，常见的 PCB 制造工艺可为典型的微带线迹提供约 3nH/cm（假设具有一定的宽度、厚度和介电常数）。有鉴于此，我们假设一个 8kV 的 ESD 脉冲和一个动态电阻为 1Ω 的 ESD 器件。同时，考虑两种不同的布局，布局 A 和布局 B，它们的 LESD = LGND = 1.5nH（各为 0.5cm）和 LESD = LGND = 3.0nH（各为 1.0cm）。由此可见，只要将痕量长度（即 LESD 和 LGND）从 0.5cm 增加到 1cm，VIC 就能增加 75%。图 2 显示了布局 B 以及与每个元件相关的电压。

LIC 和 LPORT

在许多 ESD 器件数据表中，通常会建议将器件尽可能靠近 ESD 进入点。这样做的目的是使 LPORT 与 LIC 的比率尽可能小（即 LIC >> LPORT）。LPORT 的电感不一定会影响整体 ESD 性能，但 LIC 的电感肯定会产生影响。LIC 的非线性特性将通过提供 “朝向” 集成电路的巨大压降，对 ESD 脉冲的初始峰值电流起到缓冲作用。随着电感的减小（即 ESD 器件越来越靠近集成电路），压降会不断减小，直至不再产生额外的优势。因此，对设计人员有利的做法是使 LPORT 与 LIC 的比率尽可能小，以充分利用 PCB 线路的寄生特性。图 3 显示了我们所指的电压降。

利用 LIC 和 LPORT 是提高整体 ESD 性能的直接方法。不过，有些设计无论上述比率多低，都会过早失效。也就是说，LIC 的值无法为峰值 ESD 电流提供足够的缓冲。

缓冲电阻

有时，采用前述技术还不足以为特定电路板设计提供的 ESD 保护。这是因为 “片上” ESD 结构的电流过大，可能导致 I/O 与 GND 或 VCC 短路而损坏。图 4 清晰地显示，ESD 器件和受保护的集成电路实际上分担了来自 ESD 脉冲的电流负载，这有助于更清楚地说明问题。该图（减去迹线电感）显示的是正静电放电脉冲，其中保护装置承担了大部分电流，但它与集成电路本质上是一个电阻分压器。（注：图中显示集成电路的两个导轨上有二极管钳位，但片上保护装置可以是任何其他静电放电结构，如可控硅。这样做的目的是为了说明任何片上 ESD 结构都有一些与 ESD 器件并联的等效电阻）。如图 4 所示，集成电路上的导轨二极管负责将剩余电流或 “让通” 电流导入 VCC（通常通过旁路电容返回 GND）。很难确定集成电路 ESD 保护的等效电阻是多少，但毫无疑问，它要比板载 ESD 器件高得多。例如，如果片上保护器（RCHIP）的电阻为 10Ω，外部 ESD 保护器的 RDYNAMIC 为 1Ω，则集成电路的峰值电流将为：为帮助降低流入集成电路的峰值电流，可在外部静电放电装置和集成电路之间串联电阻，如图 5 所示。

通过增加一个 10Ω 的缓冲电阻，流入集成电路的峰值电流可降低近 50%（在本例中）。显然，电阻值可以增加到 10Ω 以上，以进一步减小泄放电流，而电阻值往往取决于应用的具体情况。还应注意的是，在 HDMI 和 USB 3.0 等一些高速应用中使用这种技术时必须格外小心。RBUFFER 电阻会干扰线路阻抗，使信号衰减超出这两种标准的合规规格，但精心的电路板设计可以弥补任何不良影响。不过，电路板设计人员应在工具箱中保留这项技术，并在电路板或系统内 ESD 电平低于要求时加以应用。

结束语

如今，现代芯片组比以往任何时候都更容易受到 ESD 瞬变的损害。由于采用了小型几何技术，这些集成电路需要坚固耐用的外部 ESD 解决方案，以经受住系统内 ESD 测试。本文给出了电路板设计人员可用于优化 ESD 解决方案的四种策略或程序：一是减少寄生 “存根” 或 LESD 的长度；二是减少 GND 线路的长度和 / 或用于减少 LGND 的过孔数量；三是在给定的设计中使 LIC 和 LPORT 的比率尽可能小；四是如果上述 1 - 3 项还不够，则在 ESD 器件和集成电路之间使用缓冲电阻。所有这些做法都是为了降低集成电路的电压，并限制芯片上 ESD 结构必须处理的电流。遵循这些简单的规则，电路板设计人员就能获得更强大的 ESD 解决方案，从而超越行业标准。