想要设计出低噪声、高稳定度的射频锁相环系统，必须吃透锁相环、频率合成器的各类关键参数与性能指标。在正式讲解核心参数前，先快速梳理锁相环基础工作原理，理清整体运行逻辑与核心设计目标。 首先明确锁相环的...
时间：2026-09-07 阅读：752 关键词：PLL设计
PLL（锁相环）是SoC（系统单芯片）中常见的模拟电路。几乎所有时钟速率高于30 MHz的SoC都会用一只PLL作频率合成。不过，世上并不存在一种“”的PLL。各种器件都有其频率、...
分类：元器件应用 时间：2011-03-02 阅读：5057 关键词：SoC-PLL设计要求的权衡
1 引言 本文在传统锁相环结构的基础上进行改进，设计了一款用于多路输出时钟缓冲器中的锁相环，其主 要结构包括分频器、鉴频鉴相器(PFD)、电荷泵、环路滤波器和压控振荡...
分类：模拟技术 时间：2010-08-27 阅读：3649 关键词：基于CSMC工艺的零延时缓冲器的PLL设计零延时缓冲器
在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取帧同步及对接收的数字码元进行各种...
分类：EDA/PLD/PLC 时间：2009-12-28 阅读：4601 关键词：基于FPGA的提取位同步时钟DPLL设计MAX3485AM7960FPGA同步时钟DPLL
摘要：本文设计了一款用于零延迟时钟缓冲器的PLL,采用一种结构简单并且实现低失配的电荷泵,详细阐述了对噪声有很强抑制作用的一种差分结构的压控振荡器,采用CSMC 0.5μm N阱CMOS工艺,在3.3V电源电压下,该PLL的工作频...
