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AD9515 Datasheet

  • AD9515

  • 1.6 GHz Clock Distribution IC, Dividers,Delay Adjust, Two Ou...

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AD9515
TIMING DIAGRAMS
t
CLK
CLK
DIFFERENTIAL
t
PECL
80%
LVDS
t
LVDS
05597-002
20%
05597-065
05597-066
t
CMOS
t
RL
t
FL
Figure 2. CLK/CLKB to Clock Output Timing, Divide = 1 Mode
DIFFERENTIAL
80%
LVPECL
20%
05597-064
Figure 4. LVDS Timing, Differential
SINGLE-ENDED
80%
CMOS
3pF LOAD
20%
t
RP
t
FP
t
RC
t
FC
Figure 3. LVPECL Timing, Differential
Figure 5. CMOS Timing, Single-Ended, 3 pF Load
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