、总线接口与i/o、视频与图像处理、数字信号处理、存储器接口、微处理器、控制器等大量ip核。在代码转换时可以充分利用这些资源，对代码进行优化来提高设计性能。如在fpga中使用srl实现移位寄存器，用三态buffer来替换三态总线和三态mux，改进算术单元和有限状态机的编码。 代码转换的实现 结合同济大学微电子中心的“32位高性能嵌入式cpu开发”项目，为了在流片之前确保功能的可靠性，对32位全定制高性能嵌入式cpu bc320进行了原型验证。 设计采用memec design公司的ff1152开发板。该板使用了xilinx的virtex-ⅱ pro系列芯片中的xc2vp30。该fpga拥有30 816个逻辑单元，相当于有30多万的asci门。另有2mb的片上block ram，644个i/o口。采用了xilinx的全自动、完整的集成设计环境ise 7.1i，进行fpga综合使用的工具是synplify pro。 用bc320的asic rtl代码作为fpga的输入，具体的代码转换如下。 存储单元 设计中用到了很多sram，例如icache中的sram。在fpga实现时根据所
基础逻辑、总线接口与i/o、视频与图像处理、数字信号处理、存储器接口、微处理器、控制器等大量ip核。在代码转换时可以充分利用这些资源，对代码进行优化来提高设计性能。如在fpga中使用srl实现移位寄存器，用三态buffer来替换三态总线和三态mux，改进算术单元和有限状态机的编码。 代码转换的实现 结合同济大学微电子中心的“32位高性能嵌入式cpu开发”项目，为了在流片之前确保功能的可靠性，对32位全定制高性能嵌入式cpu bc320进行了原型验证。 设计采用memec design公司的ff1152开发板。该板使用了xilinx的virtex-ⅱ pro系列芯片中的xc2vp30。该fpga拥有30 816个逻辑单元，相当于有30多万的asci门。另有2mb的片上block ram，644个i/o口。采用了xilinx的全自动、完整的集成设计环境ise 7.1i，进行fpga综合使用的工具是synplify pro。 用bc320的asic rtl代码作为fpga的输入，具体的代码转换如下。 存储单元设计中用到了很多sram，例如icache中的sram。在fpga实现时根据所需r
语言描述完成tdm控制模块的设计，并以voip语音网关系统为验证平台，利用candence公司的nc-verilog仿真器进行代码仿真。仿真波形表明，处理器(bc320)对fifo写满产生信号标识的反应时间大约为60个wishbone总线时钟周期，这一时间加上 wishbone总线读空第一个fifo所用时间后，串行语音数据仍在写进另一个fifo，wishbone总线有足够的空闲等待这个fifo写满标示信号的产生，不会有任何数据丢失。 voip语音网关系统在型号为virtex-ii pro ff1152的fpga开发板上进行了硬件验证，tdm控制模块外接型号为le88221的slic(用户线接口电路)芯片作为语音信源，利用 chipscope在线扫描tdm控制模块内部、wishbone总线和处理器(bc320)寄存器的信号变化，并用示波器对slic芯片信号进行捕捉。从观察的信号来看，所设计的tdm控制模块能够与系统的其他ip模块，尤其是处理器(bc320)和以太网模块正确有效地协同工作，模块的功能达到设计要求。 来源:零八我的爱
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