在DSP与CPLD基础上的变频器PWM脉冲发生器
出处:今日电子 发布于:2011-06-07 15:54:12
1 引言
近年来,多电平变换器成为电力电子研究的热点之一,它主要面向中压大功率的应用场合。目前,有三种基本的多电平变换器拓扑结构[1]:①二极管箝位型;②飞跨电容型;③级联型。
几种拓扑结构各有其优缺点,但相对而言,级联型多电平变频器具有更独特的优点,它的结构如图1所示。它无需箝位二极管和电容,易于封装,不存在电容电压平衡问题。
图1 三相五电平变频器结构图
随着多电平技术的发展,开关数量急剧增加。对于超过三电平的电路结构,现有的嵌入式处理器本身提供的PWM通道显然不够用,而CPLD具有I/O口多、设计灵活、规模大和速度快的优点,为此本文采用DSP+CPLD方式,设计了多电平变换器用脉冲发生器实现方案。
2 载波移相SPWM技术
在数字化实现中,载波移相法一般不是由一个调制波和一组经过相移的载波比较生成,而是由调制波和一个载波进行比较之后,再进行一定的延时得到各个功率单元的SPWM控制信号。所谓移相式PWM技术就是将调制波和载波的频率固定不变,调制波的相位也保持恒定,而只调整载波的相位,从而产生SPWM信号。将不同载波相位下的SPWM信号进行线性组合,达到消除谐波、提高输出功率的目的。可以证明,当相移时(α为同相的各单元的载波的移相角度,N 为级联单元个数)[2],输出谐波频率增大到 2N 倍,更易于滤除。对于三相五电平变频器,N=2,所以同相级联两单元的载波相差90度。如图2所示,其中A11与A14载波互差180度,A11与A21的载波互差90度,而A21与A24的载波互差180度。A1与A2串联后的输出电压:
图2三相五电平变频器的A相
由(1)式可知UA不再包含2F±1次以下的谐波,仅包含2F±1以上的谐波。而当级联数为N时,则NF±1以下的谐波均被滤去。
3 基于CPLD的三相五电平变频器PWM脉冲发生器的原理
一个DSP只能产生12路PWM脉冲,而三相五电平变频器需24路PWM脉冲,而用双DSP输出24路时存在同时性的问题,因而用复杂可编程逻辑器件CPLD来实现。当前,复杂可编程逻辑器件CPLD在现代数字电路设计中已成为不可或缺的器件,CPLD内部包含的逻辑门数从几百至几万,具有可任意配置的几百个寄存器和I/O口,并且开发周期短可灵活配置实现多种功能而无需改动硬件电路。
如图3为DSP与CPLD构成的PWM脉冲发生器的控制框图。
图3 DSP与CPLD的控制框图
CPLD接入DSP的时钟CLK,以实现时钟一致,dt0,dt1,dt2,dt3为DSP的四根地址线,用来选通CPLD中十二路PWM脉冲发生器的一路,int为中断信号,每隔四分之一个载波周期Tc发,we为DSP的写信号,只有当we与csn(n=1~12)同时为低电平时Data才能写入影子寄存器,其中csn为四根地址线译码后的输出,如图4所示。
图4 PWM发生器原理图
显然,同一相的八个开关管只需四路载波,而处于三相同一位置的开关管其载波相同,故可共用一个基准计数器。下面就图4介绍PWM发生器的原理。图4中的基准计数器为一加减计数器,其计数总值为一个载波周期TC,而比较寄存器中为脉宽值,当基准计数器计数的值与比较寄存器相等时,比较器输出产生电平翻转,每当基准计数器计数到零时,产生一个使能信号把影子寄存器中的脉宽值送入比较寄存器。由比较器输出的原始PWM波经死区发生器后产生上下桥臂互补的两路PWM波。
4 VerilogHDL设计与仿真
根据图4的原理图,应用VerilogHDL硬件描述语言进行设计。本文选用Altera公司的EPF10K30A系列的CPLD,通过MAX+PLUSⅡ软件仿真,图5所示为A相8路PWM驱动信号。波型表明,同一桥臂上下两路信号在逻辑上满足互补关系,并有一定的死区时间,实现“先断后通”,不同桥臂之间的相位正确。
图5 A相PWM仿真波形图
图6为根据上述原理,利用MATLAB/SIMULINK仿真的相电压五电平波形,其中调制比为0.9,载波比为32。
图6 相电压五电平仿真波形
5 结束语
级联型多电平变频器其PWM驱动信号很难由单一的DSP或单片机完成。本文设计的由DSP与CPLD构成的PWM脉冲发生器较好的解决了这一问题,在级联型多电平变频器中有比较好的应用前景。相信该技术会在各领域上得到广泛地应用。
关于DSP
数字信号处理(Digital Signal Processing,简称DSP)是一门涉及许多学科而又广泛应用于许多领域的新兴学科。20世纪60年代以来,随着计算机和信息技术的飞速发展,数字信号处理技术应运而生并得到迅速的发展。数字信号处理是一种通过使用数学技巧执行转换或提取信息,来处理现实信号的方法,这些信号由数字序列表示。在过去的二十多年时间里,数字信号处理已经在通信等领域得到极为广泛的应用。德州仪器、Freescale等半导体厂商在这一领域拥有很强的实力。
关于CPLD
CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件,是从PAL和GAL器件发展出来的器件,相对而言规模大,结构复杂,属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台,用原理图、硬件描述语言等方法,生成相应的目标文件,通过电缆(“在系统”编程)将代码传送到目标芯片中,实现设计的数字系统。
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