在半导体器件的世界里，MOS 管作为组件之一，其性能的稳定性至关重要。在 WAT 和可靠性评估中，MOS 管的击穿电压 Vb 是一项不容忽视的关键电性参数。虽然它不像 Idsat、Vth 那样被工程师们频繁提及，但一旦 Vb 出现异常情况，往往意味着器件存在结构性风险。这种风险可能表现为漏电增大，导致功耗上升，影响设备的使用寿命和性能；严重时甚至会直接导致器件短路失效，使整个系统陷入瘫痪。
　　许多工程师在看到 Vb 偏低时，反应往往是 “oxide 不行” 或者 “junction 漏了”。然而，实际上 MOS 的击穿远不止这一种简单的情况。不同的位置以及不同的偏压条件下，击穿机理各不相同，这也导致对应的工艺根因千差万别。
　　本文将全面深入地为大家梳理 MOS Vb 相关的三种典型击穿机制，分别是 Drain - Source Punch Through（源漏穿通）、Drain - Bulk Breakdown（漏衬底结雪崩击穿）以及 Drain - Gate Breakdown（漏栅击穿 / GIDL）。同时，还会从 WAT 测试方法和 PIE/Device 的角度，给出切实可行、可落地的分析思路。
　　一、三种击穿机理总览
　　在详细探究每种机制之前，我们先来建立一个整体的框架。对于 NMOS 而言，其三个电极（Source、Drain、Gate、Bulk）之间可能会形成不同的电场集中区域，这对应着三类击穿情况。
　　击穿类型发生位置主导机制主要监控电流
　　Drain - Source Punch Through源漏之间沟道下方耗尽区贯通Id
　　Drain - Bulk BreakdownDrain 与 P - Body/P - Sub 结边缘PN 结雪崩击穿Id / Isub
　　Drain - Gate Breakdown (GIDL)Gate 与 Drain 重叠区带间隧穿 / 栅氧高场Ig / Leakage
　　这三种击穿机制的本质区别可以概括为：Punch Through 是由于源漏 “太近”，导致耗尽区相连，使得栅控失效；Drain - Bulk Breakdown 是因为漏极 PN 结电场过强，引发雪崩倍增，致使体电流急剧增加；GIDL 则是漏栅重叠区电场过强，使得电子从价带直接隧穿到导带，进而形成栅极漏电流。

　　二、Drain - Source Punch Through：源漏穿通击穿
　　2.1 物理图像
　　Punch Through 是典型的短沟道效应之一。当 MOS 管的沟道长度 L 不断缩小时，源漏区下方的耗尽区（Depletion Region）会逐渐靠近。当这两个耗尽区在沟道下方相遇时，源漏之间就会形成一条不经过沟道表面的导电通路。此时，即便 Gate 仍然施加着正常的关断电压，漏极电流 Id 也会突然大幅上升，导致器件失去开关能力。

　

　　从能带图的角度来看，当 Punch Through 发生时，源区电子不再需要克服栅极控制的势垒，而是直接从源区经由沟道下方的体硅区域流向漏区。由于这条路径不受栅压调制，会导致一系列问题，如亚阈值摆幅 SS 变差，使得器件在开关状态转换时的性能下降；Ioff 急剧上升，增加了器件的静态功耗；DIBL（Drain Induced Barrier Lowering）效应明显，影响器件的阈值电压稳定性；Vth roll - off，导致器件无法正常关断。
　　2.2 发生原因
　　沟道长度 L：沟道长度 L 越短，源漏耗尽区就越容易相遇。这是摩尔定律在发展过程中，器件尺寸不断缩小到一定程度后必须面对的物理极限。
　　阱区掺杂浓度：P - Body 或 P - Sub 的掺杂浓度越低，耗尽区宽度越大，就越容易发生穿通现象。虽然提高阱区掺杂可以压缩耗尽区，但同时会抬高 Vth 和结电容，从而影响器件的速度和性能。
　　Drain 电压 Vd：Drain 电压 Vd 越高，漏侧耗尽区扩展越严重。因此，Punch Through 电压 Vpt 定义为当源漏耗尽区刚好贯通时对应的漏极电压。其计算公式为 Vpt ∝ Na?L?，其中 Na 为 P - body 掺杂浓度，L 为沟道长度。提高掺杂或增加沟道长度都能提升 Vpt，但这两者都与性能优化的方向相悖。
　　2.3 工程上的抑制手段
　　Halo / Pocket Implant：在源漏边缘附近引入高浓度反型掺杂，局部提高沟道两端的掺杂浓度，从而抑制耗尽区的横向扩展，同时又不会显著增加沟道中部的掺杂。
　　Retrograde Well：阱区掺杂呈梯度分布，表面采用低掺杂，以保证载流子迁移率和 Vth 控制；深处采用高掺杂，以抑制 Punch Through 现象的发生。
　　SOI（Silicon On Insulator）：利用埋氧层限制耗尽区向下扩展，从结构上消除 Bulk 方向的穿通路径，有效提高器件的性能和稳定性。
　　2.4 WAT 上的表现
　　Ioff 升高：关态漏电增大，这是源漏穿通击穿的一个明显表现，会增加器件的功耗。
　　DIBL 增大：Vth 随 Vds 增加而显著下降，导致器件的阈值电压不稳定，影响器件的正常工作。
　　SS 退化：亚阈值斜率变大，使得器件在开关状态转换时的性能变差。
　　Id - Vd 曲线提前上扬：在较低 Vd 下 Id 就开始失控上升，表明器件可能已经出现源漏穿通击穿问题。
　　PIE 排查提示：如果 WAT 显示短沟道器件 Ioff 异常、DIBL 偏大，应优先考虑 Pocket/Halo implant 剂量 / 能量是否偏低，或 Well 掺杂轮廓是否发生偏移。如果长沟道器件也出现类似问题，则可能是光刻 / 刻蚀导致 Gate CD 失控偏小。
　　三、Drain - Bulk Breakdown：漏衬底结雪崩击穿
　　3.1 物理图像
　　Drain - Bulk Breakdown 发生在漏极 N? 区与 P - Body / P - Sub 形成的 PN 结上。当漏极电压升高到足够大时，PN 结耗尽区内的电场强度超过临界值，载流子获得足够的能量，通过碰撞电离产生新的电子 - 空穴对，这就是雪崩倍增（Avalanche Multiplication）现象。
　　image
　　雪崩过程具有正反馈特征：一个电子碰撞出一个电子 - 空穴对，新电子继续被电场加速，再次碰撞电离，载流子数量指数增长，终形成大电流，导致器件击穿。
　　3.2 影响 Vbd 的关键因素
　　结深 Xj：结越深，耗尽区可以扩展得越宽，电场分布越平缓，Vbd 也就越高。浅结虽然有利于短沟道和高速性能，但会降低器件的耐压能力。
　　Drain 掺杂浓度：Drain N? 区掺杂浓度越高，结边缘电场越集中，Vbd 越低。为了平衡 Rs 和 Vbd，实际工艺中常用 LDD（Lightly Doped Drain）结构，靠近沟道的一侧用轻掺杂 N? 区，外侧再用 N? 区降低接触电阻。
　　P - Body / P - Sub 掺杂浓度：衬底掺杂浓度越低，耗尽区越宽，Vbd 越高。但掺杂过低又会加剧 Punch Through 现象，因此需要综合考虑进行设计。
　　结边缘电场分布：实际 PN 结边缘往往不是理想的一维结，存在电场集中的 “拐角效应”。通过 LDD、Spacer、场板（Field Plate）等结构优化边缘电场，可以显著提升 Vbd。Vbd ≈ (Ec??εs) / (2q?Nd)，其中 Ec 为临界电场，εs 为硅介电常数，Nd 为低掺杂一侧浓度。这个简化公式说明，降低轻掺杂侧浓度、提高材料临界电场，都可以提高 Vbd。
　　3.3 与 Punch Through 的区别
　　很多工程师容易把 Drain - Bulk Breakdown 和 Punch Through 混淆，因为两者都会在 Id - Vd 曲线上表现为电流急剧上升。但本质不同：
　　对比项Punch ThroughDrain - Bulk Breakdown
　　发生位置源漏之间沟道下方Drain 与 Bulk 的 PN 结
　　主导机制耗尽区贯通碰撞电离 / 雪崩倍增
　　电流路径Source → Bulk → DrainDrain ? Bulk（Isub 明显）
　　Gate 控制失效基本保持
　　主要监控Id、Ioff、DIBLId、Isub
　　温度特性弱正温系数正温系数明显
　　3.4 WAT 上的表现
　　在某一个 Vd 下，Id 突然陡峭上升，这是漏衬底结雪崩击穿的一个重要特征。
　　衬底电流 Isub 在击穿前出现峰值（雪崩电流），可作为判断雪崩击穿的一个重要依据。
　　击穿电压 Vbd 随温度升高而增大（正温度系数，这是雪崩击穿的标志），与 Punch Through 的温度特性不同。
　　长沟道器件更容易观察到此现象，因为 Punch Through 被推迟。
　　PIE 排查提示：当 Vbd 偏低时，首先要确认是 Punch Through 还是雪崩。如果是雪崩，应重点检查 Drain implant 剂量 / 能量、LDD 轮廓、Well 掺杂、Spacer 宽度。LDD 偏移或 Spacer 过窄都会使 Drain 边缘电场集中，导致 Vbd 降低。
　　四、Drain - Gate Breakdown / GIDL：漏栅击穿
　　4.1 物理图像
　　GIDL（Gate Induced Drain Leakage）是先进制程中越来越重要的漏电机制。它发生在 Gate 与 Drain 的重叠区域，特别是当 Gate 处于关断状态（低电位或负偏压）、Drain 处于高电位时。
　　image
　　在漏栅重叠区，Gate 电场会在 Drain 表面诱导出耗尽区。当这个区域电场足够强时，价带电子可以直接隧穿到导带，形成电子 - 空穴对。电子被 Drain 收集，空穴则被衬底收集，表现为栅极漏电流 Ig 和衬底漏电流同时增加。
　　4.2 GIDL 的特征
　　强电场依赖：GIDL 电流对电场极其敏感，近似指数关系。电场稍微增加，Ig 就会显著上升。
　　Gate 偏压敏感：通常 Gate = 0V 或负偏压时 GIDL ；Gate 正偏时，表面反型，电场被屏蔽，GIDL 减小。
　　与氧化层质量相关：Gate Oxide 越薄，电场越强，GIDL 越严重。
　　温度依赖性弱：带间隧穿主要由电场驱动，温度影响相对较小，这与雪崩击穿不同。
　　4.3 GIDL 为什么越来越重要
　　Gate Oxide 越来越薄：从 90nm 到 3nm，等效氧化层厚度 EOT 从几纳米降到 1nm 以下，使得漏栅重叠区的电场强度增加，GIDL 现象更加明显。
　　漏栅重叠区电场越来越强：在短沟道器件中，Drain 电压更容易通过二维电场效应影响到 Gate 边缘，造成局部高场，导致 GIDL 问题更加突出。
　　4.4 抑制 GIDL 的工艺手段
　　优化 LDD / Spacer：降低漏栅重叠区表面掺杂浓度，使电场分布更平缓，从而减少 GIDL 电流。
　　增加 EOT：在性能允许范围内，适当增加栅氧厚度或采用 High - k 介质降低等效电场，降低 GIDL 的发生概率。
　　优化 Gate Overlap：减少 Gate 与 Drain 的物理重叠长度，降低高场区范围，有效抑制 GIDL 的产生。
　　改善氧化层质量：减少界面态和氧化层陷阱，降低 Trap - Assisted Tunneling 分量，提高器件的可靠性。
　　4.5 GIDL 与 Oxide Breakdown 的关系
　　GIDL 本身不是 Oxide Breakdown，而是漏栅重叠区硅表面的带间隧穿。但在长期高电场作用下，GIDL 产生的热载流子和空穴可能注入 Gate Oxide，造成氧化层缺陷累积，终诱发 TDDB（Time Dependent Dielectric Breakdown）。所以 GIDL 和 Oxide Reliability 是强相关的：GIDL 严重会导致热载流子 / 空穴注入增多，从而加速 Gate Oxide 退化，导致 Vth 漂移、TDDB 提前。
　　PIE 排查提示：如果 WAT 显示 Ig 异常偏大、特别是 Vg = 0V / Vd = Vdd 附近漏电高，应优先排查 Gate Oxide 厚度 / 质量、Spacer/LDD 轮廓、Gate - Drain Overlap。必要时做 TEM 截面确认漏栅重叠区形貌。
　　五、WAT 测试如何区分这三种击穿
　　理论知识讲完后，回到实际的产线上，我们面对的是大量的 WAT 数据。如何从 Id、Ig、Isub 的曲线中判断到底是哪种击穿类型，这是 PIE 和 Device 工程师在日常工作中需要解决的问题。

　

　　5.1 测试思路：设定偏压 → 扫描 Drain → 观察拐点
　　基本的 Vb 测试结构是固定 Gate 偏压，扫描 Drain 电压，同时监控 Id、Isub、Ig。不同的击穿机制会在不同曲线、不同偏压条件下出现拐点。
　　击穿类型典型偏置主要监控电流曲线特征
　　Punch ThroughVg < Vth（关态），扫描 VdIdId 在较低 Vd 下提前上升，SS/DIBL 恶化
　　Drain - Bulk BreakdownVg < Vth，扫描 VdId / Isub击穿点附近 Isub 先出现峰，随后 Id 陡峭上升
　　GIDLVg = 0V 或负偏压，Vd 较高Ig / LeakageIg 随 Vd 增加呈指数上升，Vg 正偏时减小
　　5.2 区分 Punch Through 与 Drain - Bulk
　　这两者都主要表现为 Id 增加，但有两个关键区分点：
　　看 Isub：Drain - Bulk Breakdown 是雪崩过程，Isub 会在击穿前出现一个明显的峰值。而 Punch Through 主要是体硅导电，Isub 不显著。
　　看温度特性：Drain - Bulk Breakdown 的雪崩电离有正温度系数，温度越高 Vbd 越大。Punch Through 的温度依赖性较弱，甚至有时呈负温度系数。
　　看沟道长度依赖性：Punch Through 对沟道长度极其敏感，短沟道器件问题更严重。Drain - Bulk Breakdown 对沟道长度的依赖性相对较弱，更多受结深和掺杂影响。