时序分析器可以从ISE工程中打开，在【Processes】窗口中展开【Map】目录，双击【AnalyzePostˉMAP Static Timing】图标打开时序分析器． 也可以展开【Place ＆ Route】目录，然后双击【Analyze Post Place ＆ Route ...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2000 关键词：时序分析器的用户界面
时序分析器TimingAnalyzer是用来对设计进行时序分析的工具，也可以用来合看已有的时序报告，用户可以通过时序分析了解到约束满足或没有满足的原因，时序分析器的主要功能如下．（l）针对时序约束做时序分析。（2）针...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1576 关键词：时序后析器CLOCKFPGA
“Registers to be Placed In IOB”是用来指导工具将指定寄存器MAP或I/O寄存器的约束。 “Memory hit”部分可以设置Block RAM、Distributed RAM／ROM、Shift register和FFS的初始值，如图1所示。 “Tempreture...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1619 关键词：约束编辑器三OUTPUTMEMORYVOLTAGEBLOCKFPGA
数字信号处理意味着大量的运算，而此类运算分解到最基础的部分就是乘加结构。DSP处理器之所以有比通用处理器更强大的数字信号处理能力也在于其有专门的乘加结构，所以在执行乘加运算时对指令要求少，执行效率高。目...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1368 关键词：FPGA高性能数字信号处理能力的来源FPGA字信号处理
双击对应的空格可以在弹出的对话框中设置OFFSET约束，如图1和图2所示。 图1 设置OFFSET参数及约束的覆盖范围 图2 Pad to Pad参数及约束的覆盖范围 在【source】窗格中选中【Port】选顶，在右边边窗格中就...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2083 关键词：约束编辑器二PORTOUTPUTGROUPCLOCKFROM
信号接地处理和地线设计也是高速FPGA设计的一部分，设计一个好的接地系统非常重要。接地的方法可以归纳为3种，即单点接地、多点接地和复合式接地。接地的类型分为模拟地和数字地等。(1)单点接地单点接地是指在电路设...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1552 关键词：可编程逻辑器件接地设计可编程逻辑器
约束编辑器（Constraint Editor）是ISE中做约束设置的辅助工具，其图形化操作界面极大地方便了约束设置的过程，即使是对UCF不很熟悉的初学者也可以轻松地在相应的界面中完成约束设置。在约束编辑器中可以执行如下操...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2859 关键词：约束编辑器一XILINXGLOBALCLOCK
延时路径的起点是芯片的输入和内部有效同步元件的输出，终点是芯片的输出和内部有效同步元件的输入。为了对路径进行高效率的约束，路径的起点和终点最好能够被分成不同组。在做时序约束时可以做4种分组，即预定义分...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1810 关键词：分组约束BLOCK
特定约束就是用FROM TO约束来定义两个TIMEGROUPs之间的延时，路径的起点和终点可以是PAD、寄存器、锁存器、LUT、RAM及乘法器等。在使用FROM TO约束分析时，工具会考虑Clock Skew因素。因此对于同步路径FROM TO约束就...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：4579 关键词：特定约束FROM TOXILINXGROUP1FIFOFROM
在设计XilinxFPGA器件去耦网络时，首先需要用ISE1O的设计工具规划器件的每个输入／输出块(Bank)的SSO(SimultaneouslySwitchingOutput，同步转换输出)个数，因为SSO是造成地线反弹和交调干扰的根源，每个B
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2398 关键词：Xilinx FPGA器件的去耦网络设计范例FPGA器件去耦网络
输出偏移约束的情况相对输入要简单得多，图1所示是一个输出电路的模型，时钟路径上包含相位调整单元，如DCM。时钟到输出的延时（Clock To Output Delay）指的是从FPGA时钟输入引脚开始，经过相位调整单元到输出寄存...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2273 关键词：输出偏移约束OUTPUTCLOCKFPGA
在ISE软件中为源同步接口增加了datasheet报告的新功能,目的是帮助设计者在FPGA实现之后明白时钟和数据的关系，并且把时钟调整到数据中间。图1所示范例描述了一个实际的应用，数据和时钟路径中都有延时和相位调整电路...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2131 关键词：ISE软件中为源同步中CLOCKFPGA
接下来我们会一步步地生成输入偏移约束，以便读者容易理解。图1描述了上升数据的时序，假定周期参数为5ns，占空比50％，所以半周期就是2.5ns。可以看到数据有效窗口只有2ns，因为相邻数据有250ps的边界。请留意时钟...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：3984 关键词：实际应用的DDR时序
在配置FPGA器件时的常见问题及其解决方法。 (1)当模式改变后，同时需要修改产生位流文件中的配置时钟的属性为CCLK或JTAGClock，否则无法配置。 (2)DONE状态脚始终为低解决方法：检查该引脚的负载是否太重，选...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2658 关键词：配置FPGA器件时的常见问题FPGA器件
图1所示为实际的边沿对齐DDR接口，其中考虑了时钟抖动和数据边界。 图1 实际的边沿对齐源同步时序 有多种定义输入偏移约束的方式，约束DDR源同步接口的的方法是使用RISING和FALLING定义时序组，然...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1790 关键词：有多种定义输入偏移约束的方式
ISE的语言模板中提供了系统同步接口的输入偏移约束，它按照不同的设计情形给出了许多例子，目的就是为了提供一些真实的例子教给设计者正确地把该约束与其他相关的约束一起使用。图1所示为—个系统同步接口的输入偏移...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2302 关键词：ISE的语言模板
Xilinx的FPGA器件配置流程共有4个阶段，每个阶段分别执行不同的命令和操作。这4个阶段分别为配置存储器清除、初始化、装入配置数据和启动器件，下面以Spartan-3的加载为例说明这个过程。 (1)配置存储器清除阶段(...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1888 关键词：FPGA器件配置流程FPGA器件
图1给出了典型的系统同步应用的数据和时钟关系，时钟周期是10ns。为了更接近实际，数据有效窗口并不等同于整个周期（PERIOD）时间。 图1 系统同步应用的数据和时钟关系 我们可以这样来为其设置约束： O...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1592 关键词：典型的系统同步应用的数据和时钟ERROR
在Xilinx新一代的FPGA中增加了SPI和BPI配置模式，好处是成本低、设计者选择余地大及配置方便等优点。例如，Spartan-3E器件支持多种Vendor(生产商)提供的SPI和BPIFlash产品。对于SPI Flash器件可以通过Xilinx的Cable-...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：18510 关键词：FPGA中增加SPI和BPI配置模式FPGASPIBPI模式
只有成功配置可编程逻辑器件FPGA之后，器件才能正常工作。Xilinx FPGA的配置有3种模式，分别为并行(SelectMap)、串行(Serial)和边界扫描(Boundary Scan)模式。当然Virtex-5和Spartan-3E／3A的器件有更多的配置模式，...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：3147 关键词：FPGA器件配置模式XC17FPGA器件
