安捷伦发表SystemVue 2008 电子系统级EDA平台
安捷伦公司(NYSE:A)针对电子系统级(ESL)设计推出一款新的EDA平台SystemVue2008。这款新平台把高性能通信算法和系统架构的物理层设计时间减少了一半，适用于无线和航空/国防应用，比如软件定义无线电(SDR)、卫星通信...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：3052 关键词：安捷伦发表SystemVue 2008 电子系统级EDA平台EDA电子系统
在CoolRunner-II器件中每个宏单元的触发器都具有双沿触发(DET)的功能，这个特性可以进一步提高器件的资源利用率和可靠性，有效地降低器件的功耗。因为寄存器采用双沿触发后可以使器件的时钟信号频率降低一半，从而带...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：2734 关键词：CoolRunner-II器件的使用双沿触发寄存器CoolRunner-II／寄存器
对于复杂的逻辑结构，需要通过AIM将多级逻辑组合。如图所示为利用反馈通道构成的二级逻辑传输模型，图中的TF为反馈通道延迟，TLOGI*2～56个乘积项的总延迟。 如图 二级逻辑传输模型
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：1447 关键词：CoolRunner-II器件的多逻辑级的传输延迟CoolRunner-II／多逻辑级的传输延迟
这种传输模型比单个乘积项传输模型要复杂一些，需要计算其他乘积项的延迟之和TLOGI2。乘积项可以为2～56（不经过AIM）。如图所示为从A脚到B脚，经过多乘积项后的传输模型。 如图 经过多乘积项后的传输模型
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：1343 关键词：CoolRunner-II器件的多乘积项传输延迟CoolRunner-II／多乘积项传输延迟
在ISE 10设计工具中，当对设计进行综合、实现及时序分析后会生成详细的时序报告。其中可提供详细的时序说明，设计者可根据这些时序和分析报告判断器件和设计的性能。本节用一些范例对部分信号的传输延迟进行简述，以...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：1462 关键词：CoolRunner-II器件的单个乘积项传输延迟CoolRunner-II／单个乘积项传输延迟
Coo1Runner-Ⅱ器件外部信号从引脚进入器件后通过输入/输出模块级内部互连矩阵AIM从AIM再分配到各个功能模块。在整个过程中都需要附加额外的延迟 真延迟的多少取决于信号传输的路径和模块的种类，对于Coo1Runner-Ⅱ器...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：1631 关键词：CoolRunner-II器件的时序模型描述CoolRunner-II／时序模型描述
输入／输出模块(I/O Block)用于实现功能模块与输入/输出引脚之间的连接。与其他厂家的CPLD相比，CoolRunner-II器件的输入/输出特性包括速度、功耗及接口标准等方面都有较大的改进和提高，特别是至少两个Bank的分块结...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：4048 关键词：CoolRunner-II器件的输入/输出模块XC2C128CoolRunner-II
在CoolRunner-II器件中，内部互连矩阵（Advanced Interconnect Matrix，AIM）用于CPLD内部功能模块之间的高速连接，可为每个功能模块提供40个数据输入通道及16个全局控制信号。此外，每个功能模块中的16个宏单元各自...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：1906 关键词：CoolRunner-II器件的高级内部互连矩阵
NI隆重发布了可应用于控制、测试及嵌入式系统开发的图形化系统设计平台的最新版本——LabVIEW8.6。得益于LabVIEW软件平台天生并行的图形化编程方式，LabVIEW8.6版本提供了全新工具帮助工程师和科学家们从多核处理器...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：2555 关键词：新款图形化系统设计平台的最新版本—LabVIEW 8.6FLASHFPGALABVIEWCLIP
在CoolRunner-II器件的每个功能块中有16个独立的宏单元，每个宏单元由触发器、多路选择器及时钟资源等构成，如图1所示。 图1 CoolRunner-II宏单元结构 宏单元中的触发器可以构成普通的触发器、锁存器和双沿触...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：2007 关键词：CoolRunner-II器件的宏单元MacrocellCoolRunner-II／Macrocell
针对现场可编程门阵列 （FPGA）的Libero IDE 8.4（Actel）
Actel公司宣布其Libero®集成开发环境(IDE)增添全新的功耗优化和增强的设计创建功能。全新的LiberoIDE8.4针对基于Flash的IGLOO®、IGLOOPLUS和ProASIC®3L现场可编程门阵列(FPG
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：2718 关键词：针对现场可编程门阵列 （FPGA）的Libero IDE 8.4（Actel）ACTELFLASHGOLDPROASIC
新款高性能硬件仿真器——Wind River ICE 2（风河）
风河系统公司（WindRiver）发布全新的高性能硬件仿真器——WindRiverICE2，由此将会帮助设备制造商在整个设备开发生命周期内有效地提高调试效率。风河还同时发布了ICE2的一个外加模块（add-onmodule）——WindRiverT
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：3826 关键词：新款高性能硬件仿真器——Wind River ICE 2（风河）TEST2008FREESCALEMODULECAVIUM
基于 Virtex®-5 FXT FPGA 的新款开发套件（Xilinx）
赛灵思公司（Xilinx）推出一款强大的开发工具套件，用于构建基于PowerPC®440和MicroBlaze™处理器的嵌入式处理系统。这款新的开发套件基于Virtex®-5FXTFPGA系统集成平台，可同时支持硬件和软
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：3068 关键词：基于 Virtex®-5 FXT FPGA 的新款开发套件（Xilinx）XILINXPOWERPCSYSTEMETHERNETML507PLATFORM
Cadence设计系统公司近日发布了SPB16.2版本，全力解决电流与新出现的芯片封装设计问题。这次的最新版本提供了高级IC封装/系统级封装（SiP）小型化、设计周期缩减和DFM驱动设计，以及一个全新的电源完整性建模解决方...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：2765 关键词：芯片封装设计-SPB 16.2版本（Cadence）2008
PathTracin9是选择打开或关闭分析某条路径的设置窗口，用户可以选择是否分析一些特别路径，如Latch RAMs、3-state buffers，input and output pins和Set or Reset log，如图1所示． 图1 选择扣开或关闭分析某条...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1944 关键词：PathTracin9是某条路径的设置窗口OUTPUTPINSCLOCK
Filter Paffis By Nets是进一步筛选要分析的路径范围的设置窗口，用户可以通过选择包括或不包括某条连线的方式进一步筛选要分析路径的范围，如图所示。 图 通过连线逃一步筛选要分析的路径
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1432 关键词：通过连线逃一步筛选要分析的路径FILTER
Options是设置分析选项的窗口，用户可以设置器件的速度等级、每条约束报告的路径数目及报告的类型等，如图1所示。 图 设置时序分折的选项
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1721 关键词：Options－设置分析选项的窗口
我们先来看看时序分析器如何打开，单独运行版本，可以从ISE的程序启动目录下打开，如图1所示。 图1 启动单独运行时序分柝器 打开时序分析器后，需要指定NCD设计文件和PCF约束文件。如果要做Post-MAP（映射后...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：3094 关键词：使用时序分析器OUTPUTCLOCKDESIGNFPGA
时序分析器可以从ISE工程中打开，在【Processes】窗口中展开【Map】目录，双击【AnalyzePostˉMAP Static Timing】图标打开时序分析器． 也可以展开【Place ＆ Route】目录，然后双击【Analyze Post Place ＆ Route ...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2133 关键词：时序分析器的用户界面
时序分析器TimingAnalyzer是用来对设计进行时序分析的工具，也可以用来合看已有的时序报告，用户可以通过时序分析了解到约束满足或没有满足的原因，时序分析器的主要功能如下．（l）针对时序约束做时序分析。（2）针...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1685 关键词：时序后析器CLOCKFPGA
