Coo1Runner-Ⅱ器件外部信号从引脚进入器件后通过输入/输出模块级内部互连矩阵AIM从AIM再分配到各个功能模块。在整个过程中都需要附加额外的延迟 真延迟的多少取决于信号传输的路径和模块的种类，对于Coo1Runner-Ⅱ器...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：1592 关键词：CoolRunner-II器件的时序模型描述CoolRunner-II／时序模型描述
输入／输出模块(I/O Block)用于实现功能模块与输入/输出引脚之间的连接。与其他厂家的CPLD相比，CoolRunner-II器件的输入/输出特性包括速度、功耗及接口标准等方面都有较大的改进和提高，特别是至少两个Bank的分块结...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：3949 关键词：CoolRunner-II器件的输入/输出模块XC2C128CoolRunner-II
在CoolRunner-II器件中，内部互连矩阵（Advanced Interconnect Matrix，AIM）用于CPLD内部功能模块之间的高速连接，可为每个功能模块提供40个数据输入通道及16个全局控制信号。此外，每个功能模块中的16个宏单元各自...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：1871 关键词：CoolRunner-II器件的高级内部互连矩阵
NI隆重发布了可应用于控制、测试及嵌入式系统开发的图形化系统设计平台的最新版本——LabVIEW8.6。得益于LabVIEW软件平台天生并行的图形化编程方式，LabVIEW8.6版本提供了全新工具帮助工程师和科学家们从多核处理器...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：2522 关键词：新款图形化系统设计平台的最新版本—LabVIEW 8.6FLASHFPGALABVIEWCLIP
在CoolRunner-II器件的每个功能块中有16个独立的宏单元，每个宏单元由触发器、多路选择器及时钟资源等构成，如图1所示。 图1 CoolRunner-II宏单元结构 宏单元中的触发器可以构成普通的触发器、锁存器和双沿触...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：1963 关键词：CoolRunner-II器件的宏单元MacrocellCoolRunner-II／Macrocell
针对现场可编程门阵列 （FPGA）的Libero IDE 8.4（Actel）
Actel公司宣布其Libero®集成开发环境(IDE)增添全新的功耗优化和增强的设计创建功能。全新的LiberoIDE8.4针对基于Flash的IGLOO®、IGLOOPLUS和ProASIC®3L现场可编程门阵列(FPG
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：2689 关键词：针对现场可编程门阵列 （FPGA）的Libero IDE 8.4（Actel）ACTELFLASHGOLDPROASIC
新款高性能硬件仿真器——Wind River ICE 2（风河）
风河系统公司（WindRiver）发布全新的高性能硬件仿真器——WindRiverICE2，由此将会帮助设备制造商在整个设备开发生命周期内有效地提高调试效率。风河还同时发布了ICE2的一个外加模块（add-onmodule）——WindRiverT
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：3778 关键词：新款高性能硬件仿真器——Wind River ICE 2（风河）TEST2008FREESCALEMODULECAVIUM
基于 Virtex®-5 FXT FPGA 的新款开发套件（Xilinx）
赛灵思公司（Xilinx）推出一款强大的开发工具套件，用于构建基于PowerPC®440和MicroBlaze™处理器的嵌入式处理系统。这款新的开发套件基于Virtex®-5FXTFPGA系统集成平台，可同时支持硬件和软
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：3023 关键词：基于 Virtex®-5 FXT FPGA 的新款开发套件（Xilinx）XILINXPOWERPCSYSTEMETHERNETML507PLATFORM
Cadence设计系统公司近日发布了SPB16.2版本，全力解决电流与新出现的芯片封装设计问题。这次的最新版本提供了高级IC封装/系统级封装（SiP）小型化、设计周期缩减和DFM驱动设计，以及一个全新的电源完整性建模解决方...
分类：EDA/PLD/PLC 时间：2008-09-17 阅读：2741 关键词：芯片封装设计-SPB 16.2版本（Cadence）2008
PathTracin9是选择打开或关闭分析某条路径的设置窗口，用户可以选择是否分析一些特别路径，如Latch RAMs、3-state buffers，input and output pins和Set or Reset log，如图1所示． 图1 选择扣开或关闭分析某条...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1911 关键词：PathTracin9是某条路径的设置窗口OUTPUTPINSCLOCK
Filter Paffis By Nets是进一步筛选要分析的路径范围的设置窗口，用户可以通过选择包括或不包括某条连线的方式进一步筛选要分析路径的范围，如图所示。 图 通过连线逃一步筛选要分析的路径
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1416 关键词：通过连线逃一步筛选要分析的路径FILTER
Options是设置分析选项的窗口，用户可以设置器件的速度等级、每条约束报告的路径数目及报告的类型等，如图1所示。 图 设置时序分折的选项
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1696 关键词：Options－设置分析选项的窗口
我们先来看看时序分析器如何打开，单独运行版本，可以从ISE的程序启动目录下打开，如图1所示。 图1 启动单独运行时序分柝器 打开时序分析器后，需要指定NCD设计文件和PCF约束文件。如果要做Post-MAP（映射后...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：3032 关键词：使用时序分析器OUTPUTCLOCKDESIGNFPGA
时序分析器可以从ISE工程中打开，在【Processes】窗口中展开【Map】目录，双击【AnalyzePostˉMAP Static Timing】图标打开时序分析器． 也可以展开【Place ＆ Route】目录，然后双击【Analyze Post Place ＆ Route ...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2086 关键词：时序分析器的用户界面
时序分析器TimingAnalyzer是用来对设计进行时序分析的工具，也可以用来合看已有的时序报告，用户可以通过时序分析了解到约束满足或没有满足的原因，时序分析器的主要功能如下．（l）针对时序约束做时序分析。（2）针...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1649 关键词：时序后析器CLOCKFPGA
“Registers to be Placed In IOB”是用来指导工具将指定寄存器MAP或I/O寄存器的约束。 “Memory hit”部分可以设置Block RAM、Distributed RAM／ROM、Shift register和FFS的初始值，如图1所示。 “Tempreture...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1684 关键词：约束编辑器三OUTPUTMEMORYVOLTAGEBLOCKFPGA
数字信号处理意味着大量的运算，而此类运算分解到最基础的部分就是乘加结构。DSP处理器之所以有比通用处理器更强大的数字信号处理能力也在于其有专门的乘加结构，所以在执行乘加运算时对指令要求少，执行效率高。目...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1437 关键词：FPGA高性能数字信号处理能力的来源FPGA字信号处理
双击对应的空格可以在弹出的对话框中设置OFFSET约束，如图1和图2所示。 图1 设置OFFSET参数及约束的覆盖范围 图2 Pad to Pad参数及约束的覆盖范围 在【source】窗格中选中【Port】选顶，在右边边窗格中就...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2184 关键词：约束编辑器二PORTOUTPUTGROUPCLOCKFROM
信号接地处理和地线设计也是高速FPGA设计的一部分，设计一个好的接地系统非常重要。接地的方法可以归纳为3种，即单点接地、多点接地和复合式接地。接地的类型分为模拟地和数字地等。(1)单点接地单点接地是指在电路设...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1640 关键词：可编程逻辑器件接地设计可编程逻辑器
约束编辑器（Constraint Editor）是ISE中做约束设置的辅助工具，其图形化操作界面极大地方便了约束设置的过程，即使是对UCF不很熟悉的初学者也可以轻松地在相应的界面中完成约束设置。在约束编辑器中可以执行如下操...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2992 关键词：约束编辑器一XILINXGLOBALCLOCK
