在逻辑设计中，经常用到二进制(S1＝001、S2＝010、S3＝011及S4＝100等)、枚举(S1＝100，S2＝110、S3＝101及S4＝111等)和One-Hot(S1＝00000001、S2＝00000010及S3＝00000100等)等
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1948 关键词：在逻辑设计中选择状态机的类型逻辑
复制逻辑的原理类似于复制寄存器，当某个逻辑的输出延迟较大时，可以采用复制逻辑的方式来缩短网线的路径，如图所示。 图 复制逻辑以提高器件的工作速度
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1568 关键词：复制逻辑以提高器件的工作速度逻辑
逻辑设计中经常会遇到并行和串行逻辑的概念，并行逻辑通常需要大量的逻辑块输入，如图1所示。采用并行逻辑后，可以减少逻辑的级数，从而改善设计的性能，提高器件工作速度。并行逻辑的速度提高是以器件的资源利用率...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2077 关键词：并行逻辑与串行逻辑串行逻辑
对于一些高扇出的信号，可以利用没有被使用的全局时钟缓冲器和第2全局时钟资源来改善设计的性能，从而提高器件的工作速度。作为逻辑器件的高性能资源的一部分，应该使其充分发挥作用。在计算Fmax的公式中，实际上我...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：3081 关键词：全局时钟缓冲器（BUFG）和第2全局时钟资源时钟缓冲器寄存器
当采用查找表结构FPGA进行设计时，设计者关心的另一个问题是所设计电路的工作速度和性能估计。尽管综合工具可以对设计进行优化处理，并尽可能地提高设计的性能，但综合工具的优化算法与设计者的参数设置有关。笔者以...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1636 关键词：评估逻辑设计的工作速度逻辑设计FPGA
在设计逻辑和电路时，经常会遇到这样的问题。即采用普通集成电路实现的设计移植到FPGA／CPLD逻辑器件时，其设计无法正常运行。另外，有些设计己经在逻辑器件申实现或通过了...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1699 关键词：逻辑器件的同步设计逻辑器FPGACPLD
PLA可编程逻辑阵列的特点是具有可编程的“与”门阵列和“或”门阵列。PAL的可编程阵列逻辑只有“与”门阵列是可编程的，而“或”门阵列是固定的，即不可以编柙 困此PLA结构可以提供更多的共享通道资源，对设计者来说...
分类：EDA/PLD/PLC 时间：2008-09-12 阅读：6121 关键词：可编程逻辑器件PLA乘积项阵列PLA／可编程逻
器件的工作速度利灵活的内部结构往往是设计者在选择器件时非常关心的因素，这些因素完全取决于逻辑器件的内部结构．CPLD的拓扑结构通常是一和“粗颗粒”的总线形式，即由较大逻辑块结构、内部互连总线、输入/输出接...
分类：EDA/PLD/PLC 时间：2008-09-12 阅读：1601 关键词：CoolRunner-II器件的逻辑结构CoolRunne-Ⅱ器件
随着FPGA设计越来越复杂，芯片内部的时钟域也越来越多，使全局复位已不能够适应FPGA设计的需求，更多的设计趋向于使用局部的复位。本节将会从FPGA内部复位“树”的结构来分...
分类：EDA/PLD/PLC 时间：2008-09-12 阅读：3082 关键词：全局复位及局部复位设计FPGA芯片
XMD(Xilinx Microprocessor Debugger)可以加快软件程序的调试，它可以调试一块实际的硬件板上的程序或在ISS(指令仿真器)上运行的程序｀设计的调试模型如下图所示。 XMD一般不单独运行，而需要与其他工具一起使用(...
分类：EDA/PLD/PLC 时间：2008-09-12 阅读：3769 关键词：XMD软件的调试设计仿真器XMD软件
C语言原本是在英文环境中设计的，主要的字符集是7位的ASCII码，8位的byte（字节）是最常见的字符编码单位。但是国际化软件必须能够表示不同的字符，而这些字符数量庞大，无法使用一个字节编码。C95标准化了两种表示...
分类：EDA/PLD/PLC 时间：2008-09-12 阅读：11435 关键词：什么是C语言中的宽字符与多字节字符C语言
在高级语言中，程序的优化主要应该从数据结构、算法、控制流程等方面入手。各种语言各有它自身的特点，我们只能根据具体的语言来说明代码优化的方法。当然，高级语言太多，不可能把每一种语言都拉进来，主要就谈谈C...
分类：EDA/PLD/PLC 时间：2008-09-12 阅读：1400 关键词：关于C与C++程序的优化问题C++C程序
复杂的C/C++声明并不是好的编程风格；这里仅仅是教你如何去理解这些声明。注意：为了保证能够在同一行上显示代码和相关注释，本文最好在至少1024x768分辨率的显示器上阅读。链表的难点在于必须复制链表处理函数来处...
分类：EDA/PLD/PLC 时间：2008-09-12 阅读：2317 关键词：C/C++中构造通用的对象链表C/C++链表
gcc采用的是AT&T的汇编格式,MS采用Intel的汇编格式.一基本语法语法上主要有以下几个不同.1、寄存器命名原则AT&T:%eaxIntel:eax2、源/目的操作数顺序AT&T:movl%eax,%ebxIntel:
分类：EDA/PLD/PLC 时间：2008-09-12 阅读：2745 关键词：汇编语法AT&T与汇编语法Intel的比较汇编AT&TIntel
EDK工具自带了丰富的IP核，方便用户构建复杂的嵌入式系统。用户也可以通过EDK提供的CIP(Create or Import Penpheral)向导来构建自己的IP核实现特定的一些功能来扩充自己的IP库，并达到IP核复用的目的。 CIP在建立...
分类：EDA/PLD/PLC 时间：2008-09-11 阅读：4672 关键词：EDK工具自定义IP核EDKIP核
EDK工具中硬件平台部分的描述包含在MHS(MicroprocessorHardwareSpecification)文件中，这个文件是用高级语言格式描述处器器系统的硬件平台。它是可编辑的文本文件，是用于综合生成HDL网表的输入文件，为后续的布局布...
分类：EDA/PLD/PLC 时间：2008-09-11 阅读：1851 关键词：EDK工具中硬件平台EDK硬件
EDK是Xilinx提供的用于构建基于Xilinx FPGA的嵌入式系统设计工具套件，在本章中将系统地介绍该工具的有关些概念，并通过范例来说明其使用方法，以及嵌入式设计的技巧。 基本的嵌入式设计流程如下图所示。 图1 ...
分类：EDA/PLD/PLC 时间：2008-09-11 阅读：6268 关键词：EDK简介EDKFPGA嵌入式系统
Xilinx在Xplorer技术的基础上推出了更为强大的SmartXplorer技术，它不仅在提高时序性能和缩短运行时间上比Xplorer做得更好，而且支持将任务分配到不同的机器上并行执行。目前SmartXplorer还只能通过命令行来操作，而...
分类：EDA/PLD/PLC 时间：2008-09-11 阅读：4364 关键词：SmartXplorer技术SmartXplorerLinux
如下图所示，创建一个ISE工程。右击(Process)窗口中的(Implement Design)选项，然后选择(Category)—(Xplorer Properties)命令，在弹出的对话框中把(Xplorer Mode)的值改为(Timing Cloure)，并根据自己的情况设置其...
分类：EDA/PLD/PLC 时间：2008-09-11 阅读：1832 关键词：在ISE工具中使用XplorerXplorerISE
时序收敛(TimingClosure)指时序的不断逼近，原理是采用多次迭代(循环)的技术。因此时序收敛就是一个不断反复的过程，以确保设计中的每个路径都满足时序要求。Xplorer是Xilinx定义的，嵌入在ISE工具中时序收敛设计流...
分类：EDA/PLD/PLC 时间：2008-09-11 阅读：2104 关键词：Xplorer时序收敛技术Xplorer时序
