接下来我们会一步步地生成输入偏移约束，以便读者容易理解。图1描述了上升数据的时序，假定周期参数为5ns，占空比50％，所以半周期就是2.5ns。可以看到数据有效窗口只有2ns，因为相邻数据有250ps的边界。请留意时钟...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：4013 关键词：实际应用的DDR时序
在配置FPGA器件时的常见问题及其解决方法。 (1)当模式改变后，同时需要修改产生位流文件中的配置时钟的属性为CCLK或JTAGClock，否则无法配置。 (2)DONE状态脚始终为低解决方法：检查该引脚的负载是否太重，选...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2685 关键词：配置FPGA器件时的常见问题FPGA器件
图1所示为实际的边沿对齐DDR接口，其中考虑了时钟抖动和数据边界。 图1 实际的边沿对齐源同步时序 有多种定义输入偏移约束的方式，约束DDR源同步接口的的方法是使用RISING和FALLING定义时序组，然...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1829 关键词：有多种定义输入偏移约束的方式
ISE的语言模板中提供了系统同步接口的输入偏移约束，它按照不同的设计情形给出了许多例子，目的就是为了提供一些真实的例子教给设计者正确地把该约束与其他相关的约束一起使用。图1所示为—个系统同步接口的输入偏移...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2329 关键词：ISE的语言模板
Xilinx的FPGA器件配置流程共有4个阶段，每个阶段分别执行不同的命令和操作。这4个阶段分别为配置存储器清除、初始化、装入配置数据和启动器件，下面以Spartan-3的加载为例说明这个过程。 (1)配置存储器清除阶段(...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1947 关键词：FPGA器件配置流程FPGA器件
图1给出了典型的系统同步应用的数据和时钟关系，时钟周期是10ns。为了更接近实际，数据有效窗口并不等同于整个周期（PERIOD）时间。 图1 系统同步应用的数据和时钟关系 我们可以这样来为其设置约束： O...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1615 关键词：典型的系统同步应用的数据和时钟ERROR
在Xilinx新一代的FPGA中增加了SPI和BPI配置模式，好处是成本低、设计者选择余地大及配置方便等优点。例如，Spartan-3E器件支持多种Vendor(生产商)提供的SPI和BPIFlash产品。对于SPI Flash器件可以通过Xilinx的Cable-...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：18584 关键词：FPGA中增加SPI和BPI配置模式FPGASPIBPI模式
只有成功配置可编程逻辑器件FPGA之后，器件才能正常工作。Xilinx FPGA的配置有3种模式，分别为并行(SelectMap)、串行(Serial)和边界扫描(Boundary Scan)模式。当然Virtex-5和Spartan-3E／3A的器件有更多的配置模式，...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：3212 关键词：FPGA器件配置模式XC17FPGA器件
Xilinx的所有FPGA器件都基于SRAM的内部结构，因此为在每次FPGA加电后开始工作之前必须将配置数据加载到器件内部的SRAM中，这个过程称为“配置”。(Configuration)。配置完成之后，FPGA复位其寄存器，使能各个输刀输...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：6803 关键词：FPGA器件配置电平和接口标准FPGA器件接口
输入偏移约束最常用的一种形式是OFFSET IN BEFORE，它定义的是数据先于采样时钟多长时间有效；另一个参数是数据有效窗口，也称“眼宽”，如图1所示。因为数据何时无效对保持时间分析至关重要，所以VALID这个参数对保...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1881 关键词：输入偏移约束最常用的一种形式UNIT
首先看看对输入引脚的建立和保持时间要求，图1所示的模型给出了一个包含数据和时钟路径的输入电路的例子。图中带方框的相位符号表示路径中可能包含延时或相位调整电路，如IDELAY和DCM等。 图1 包含数据和时钟路径...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2424 关键词：输入引脚的建立和保持时间要求FPGA
周期〈Period）约束的对象是该时钟所驱动的所有同步元件之间的路径，但是不会覆盖如图1所示的A、B、C和D路径，以及输入引脚到输出引脚〈纯组合逻辑〉、输入引脚到闷步元件、同步元件到输出引脚，还有Clk1到Clk2之间...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：3516 关键词：周期约束分析NAMEITEMGROUPFPGAFROM
除了上一节中介绍的Tcl的脚本管理功能之外，通过ISE10.x工具的TclShell还可以执行几乎所有的综合、布局布线、仿真，以及参数和设计环境设置等操作。以下介绍一些主要命令。1．工程管理类（project）该类命令的第1个...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2609 关键词：ISE 10.1提供其他Tcl命令NAMEPOWERCLOSEGLOBALPACKTYPEOPENDESIGNSHELL
在Xilinx的FPGA中，4输入的查找表可以配置成一个16位的移位寄存器来使用。这对于一些移位寄存器应用很多的场合，可有效地提高资源的利用率，节省逻辑资源。本节将会以4输入的查找表为例，详细介绍SRLC16的应用。对于...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2473 关键词：可编程逻器件应用SRLC 16可编程逻器
在FPGA设计中，内部的FIFO设计是 个不可或缺的内容，其设计的质师会直接影响FPGA的逻辑容量和时序。在Xilinx中的某些高端器件是内置的FIFO控制器，在coregen中可以直接产生这的硬FIFO控制器， 强烈建议能够使用硬的H...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：6467 关键词：基于FPGA内部的FIFO设计FIFOFPGA
在逻辑设计中，经常用到二进制(S1＝001、S2＝010、S3＝011及S4＝100等)、枚举(S1＝100，S2＝110、S3＝101及S4＝111等)和One-Hot(S1＝00000001、S2＝00000010及S3＝00000100等)等
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1875 关键词：在逻辑设计中选择状态机的类型逻辑
复制逻辑的原理类似于复制寄存器，当某个逻辑的输出延迟较大时，可以采用复制逻辑的方式来缩短网线的路径，如图所示。 图 复制逻辑以提高器件的工作速度
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1534 关键词：复制逻辑以提高器件的工作速度逻辑
逻辑设计中经常会遇到并行和串行逻辑的概念，并行逻辑通常需要大量的逻辑块输入，如图1所示。采用并行逻辑后，可以减少逻辑的级数，从而改善设计的性能，提高器件工作速度。并行逻辑的速度提高是以器件的资源利用率...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：2020 关键词：并行逻辑与串行逻辑串行逻辑
对于一些高扇出的信号，可以利用没有被使用的全局时钟缓冲器和第2全局时钟资源来改善设计的性能，从而提高器件的工作速度。作为逻辑器件的高性能资源的一部分，应该使其充分发挥作用。在计算Fmax的公式中，实际上我...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：3033 关键词：全局时钟缓冲器（BUFG）和第2全局时钟资源时钟缓冲器寄存器
当采用查找表结构FPGA进行设计时，设计者关心的另一个问题是所设计电路的工作速度和性能估计。尽管综合工具可以对设计进行优化处理，并尽可能地提高设计的性能，但综合工具的优化算法与设计者的参数设置有关。笔者以...
分类：EDA/PLD/PLC 时间：2008-09-16 阅读：1600 关键词：评估逻辑设计的工作速度逻辑设计FPGA
