MPC949 Datasheet

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MPC949

Figure 1. Logic Diagram

TCLK_Sel

NC

TCLK0 (LVTTL)

TCLK1 (LVTTL)

PCLK

PCLK

PCLK_Sel

Dsela

0

1

Dselb

0

1

Dselc

0

1

Dseld

MR/OE

6

Qd0:5

4

Qc0:3

3

Qb0:2

0

1

0

1

梅1

梅2

R

0

1

2

Qa0:1

NC

VCCb

Qb2

GNDb

Qb1

VCCb

Qb0

GNDb

GNDa

Qa1

VCCa

Qa0

GNDa

39 38 37 36 35 34 33 32 31 30 29 28 27

26

40

41

42

43

44

45

46

47

48

49

50

51

52

1

2

3

4

5

6

7

8

9 10 11 12 13

25

24

23

22

21

NC

VCCd

Qd4

GNDd

Qd3

VCCd

Qd2

GNDd

Qd1

VCCd

Qd0

GNDd

NC

Figure 2. 52鈥揕ead Pinout

(Top View)

GNDd

GNDc

GNDc

GNDc

VCCc

VCCc

Qd5

Dseld

Qc0

Qc1

Qc2

Qc3

NC

20

19

18

17

16

15

14

GNDI

MPC949

PCLK

PCLK_Sel

MR/OE

TCLK_Sel

VCCI

TCLK0

TCLK1

PCLK

Dsela

Dselb

FUNCTION TABLE

Input

TCLK_Sel

PCLK_Sel

Dseln

MR/OE

0

TCLK0

TCLKn

梅1

Enabled

1

TCLK1

PCLK

梅2

Hi鈥揨

PIN DESCRIPTION

Pin Name

TCLK_Sel

(Int Pulldown)

TCLK0:1

(Int Pullup)

PCLK

(Int Pulldown)

PCLK

(Int Pullup)

Dseln

(Int Pulldown)

MR/OE

(Int Pulldown)

PCLK_Sel

(Int Pulldown)

Function

Select pin to choose TCKL0 or TCLK1

LVCMOS/LVTTL clock inputs

True PECL clock input

Compliment PECL clock input

1x or 1/2x input divide select pins

Internal reset and output tristate control pin

Select Pin to choose TCLK or PCLK

MOTOROLA

2

Dselc

TIMING SOLUTIONS

BR1333 鈥?Rev 6

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